专利名称：半导体存储器及其制造和操作该半导体存储器的方法
技术领域：
本发明通常涉及半导体存储器件，更具体地涉及快闪存储器。
背景技术：
在高密度非易失性数据存储器领域中，基于NAND阵列结构的浮动栅技术是一个重要因素，特别是由于生产工艺简单、每一位的低成本，尤其当执行多级存储器技术和用于具有超过50nm的最小特征尺寸F的器件的工艺过程的优良的可伸缩性时。然而，对于具有低于50nm的最小特征尺寸F的器件而言，由于增加相邻的存储器单元的浮动栅之间的交互作用，浮动栅晶体管的栅的可控性的降低，在读取和编程期间的穿通现象以及低读取电流，都预计了关于生产工艺的明显困难。浮动栅技术的替代是为两位/单元和3F2/位虚地结构的数字数据存储器提供电容的NROM技术。然而，由于在运行期间在源和漏极之间存在高电场，所以该技术的低于50nm的最小特征尺寸F的可伸缩性是可疑的。由于“第二位效应”，通过在每一pn结提供四个不同的状态来扩展用于两位/单元到四位/单元的数字数据存储容量是困难的，第二位效应指得是第二位的串扰。此外，当ONO俘获层具有大的有效氧化物厚度(EOT)时，限定了NROM晶体管的可伸缩性。
期望的是一种存储器，用于制造上述存储器的方法和用于操作上述存储器的方法，其中该存储器具有NROM单元的功能并且该存储器的存储单元的大小可以缩小比例到低于50nm的最小特征尺寸F。
发明内容
本发明的一个实施例提供一种具有大量存储器单元的半导体存储器。该半导体存储器具有衬底、至少一个字线、第一和第二线。第一和第二线分别具有半导体存储器的第一和第二位线的功能。众多存储器单元的每一存储单元包括布置在衬底内的第一掺杂区域和布置在衬底内的第二掺杂区域。沟道区布置在第一掺杂区域和第二掺杂区域之间的衬底内。第一掺杂区域和第二掺杂区域每个是半导体存储器的晶体管的源极和漏极。第一掺杂区域可以是源极，第二掺杂区域可以是晶体管的漏极。作为选择第一掺杂区域可以是晶体管的漏极，第二掺杂区域可以是晶体管的源极。电荷俘获层堆叠布置在衬底上，电荷俘获层堆叠覆盖沟道区、第一掺杂区的一部分和第二掺杂区的一部分。电荷俘获层堆叠还可以布置在衬底上方。例如，电荷俘获层堆叠可以不与衬底接触。导电层布置在电荷俘获层堆叠上，其中导电层是电浮动。导电层还可以布置在电荷俘获层堆叠上方，例如，导电层可以不与电荷俘获层堆叠接触。该导电层可以是浮动栅。该导电层优选是图案化导电层。介电层布置在导电层的顶表面上和在导电层的侧壁上。第一线沿着第一方向延伸并连接到第一掺杂区域。第二线沿着第二方向延伸并连接到第二掺杂区域。至少一个字线沿着第二方向延伸并布置在介电层上。字线是存储单元的控制栅。
在另一个实施例中，形成电荷俘获层堆叠作为横向延伸超过存储单元到半导体存储器的至少两个另外存储器单元的连续层。导电层布置在电荷俘获层堆叠的一部分上，其中电荷俘获层堆叠的该部分覆盖沟道区和第一掺杂区的一部分和第二掺杂区的一部分。介电层布置在顶表面上和在导电层的侧壁上以及在电荷俘获层堆叠的其它部分上，其中电荷俘获层堆叠的其它部分位于彼此靠近的存储器单元的导电层之间。
在另一个实施例中，介电层延伸到彼此靠近的存储器单元的导电层之间的凹槽。
在另一实施例中，字线延伸到该凹槽并覆盖凹槽中的介电层。
在另一个实施例，电荷俘获层堆叠被提供在字线和衬底之间。电荷俘获层堆叠与衬底和导电层接触，并与位于彼此靠近的存储器单元的导电层之间的介电层的部分接触。
导电层可以包含n掺杂多晶硅、p掺杂多晶硅和金属中的一种。金属包括Al、Co、Cr、Fe、In、Ir、Hf、Mg、Mo、Mn、Ni、Pd、Pt、La、Os、Nb、Rh、Re、Ru、Sn、Ta、Ti、V、W、Y、和Zr的组中的至少一种金属。
字线可以包含n掺杂多晶硅、p掺杂多晶硅和金属中的一种。金属包括Al、Co、Cr、Fe、In、Ir、Hf、Mg、Mo、Mn、Ni、Pd、Pt、La、Os、Nb、Rh、Re、Ru、Sn、Ta、Ti、V、W、Y、和Zr的组中的至少一种金属。
电荷俘获层堆叠可以包含选自由氧化硅、氮化硅、氧化铪、氧化铝和硅酸铪组成的组中的材料。电荷俘获层堆叠可以包含具有至少3.9的介电常数的材料。
在另一个实施例中，电荷俘获层堆叠包括布置在衬底上的第一介电层、布置在第一介电层上的第二介电层和布置在第二介电层上的第三介电层。
在另一个实施例中，电荷俘获层堆叠的第一和第三介电层的每一个包含选自氧化硅和硅酸铪的组中的材料。电荷俘获层堆叠的第二介电层包括选自氮化硅、氧化铪和氧化铝的组中的材料。
在另一个实施例中，电荷俘获层堆叠的第一、第二和第三介电层的每个包含具有至少3.9的介电常数的材料。在另一个实施例中，电荷俘获层堆叠的第一介电层具有在4nm和6nm之间的厚度，优选5nm的厚度。电荷俘获层堆叠的第二介电层具有在4nm和6nm之间的厚度，优选5nm的厚度。电荷俘获层堆叠的第三介电层具有在5nm和7nm之间的厚度，优选6nm的厚度。
在另一个实施例中，介电层包括选自氧化硅、氮化硅、氧化铪、氧化铝和硅酸铪组成的组中的材料。
在另一个实施例中，介电层包括具有至少3.9的介电常数的材料。
在另一个实施例中，半导体存储器还包括填充了沟槽隔离填充物的沟槽，该沟槽布置在衬底内并横向限制电荷俘获层堆叠。沟槽与存储器单元的沟道区分离。
在另一个实施例中，介电层位于导电层的顶表面和侧壁上和在沟槽隔离填充物上。介电层延伸到彼此靠近的存储器单元的导电层之间的凹槽。字线延伸到凹槽并布置在凹槽中的介电层上。介电层提供在字线和沟槽隔离填充物之间，并且介电层与字线和沟槽隔离填充物和导电层接触。
在另一个实施例中，介电层包括布置在导电层的顶表面上的部分和布置在导电层的侧壁上的另外部分，布置在导电层的顶表面上的部分比布置在导电层的侧壁上的另外部分厚。
布置在导电层的顶表面上的部分可以比布置在导电层的侧壁上的另外部分厚至少十倍。
布置在导电层的顶表面上的介电层的部分可以包含热氧化层。布置在导电层的侧壁上的介电层的另外部分可以包含自然氧化物层。
在另一个实施例中，介电层包括与导电层接触的第一介电层、布置在该介电层的第一介电层上的第二介电层、和布置在该介电层的第二介电层上的第三介电层。
介电层的第一、第二和第三介电层的每个包含选自由氧化硅、氮化硅、氧化铪、氧化铝和硅酸铪组成的组中的材料。
在另一个实施例中，介电层的第一、第二和第三介电层的每个包含具有至少3.9的介电常数的材料。
在另一个实施例中，介电层的第一介电层具有在3nm和5nm之间的厚度，优选4nm的厚度。介电层的第二介电层具有在4nm和6nm之间的厚度，优选5nm的厚度。介电层的第三介电层具有在4nm和6nm之间的厚度，优选5nm的厚度。
在另一个实施例中，介电层的第一介电层包括位于导电层的顶表面上的部分和位于导电层的侧壁上的另外部分，其中位于导电层的顶表面上的部分比位于导电层的侧壁上的另外部分厚。
位于导电层的顶表面上的介电层的第一介电层的一部分可以是热氧化物。位于导电层的侧壁上的第一介电层的另外部分可以是自然氧化物层。位于导电层的顶表面上的第一介电层的部分可以比位于导电层的侧壁上的第一介电层的另外部分厚至少十倍。
位于导电层的侧壁上的第一介电层的另外部分可以具有小于2nm的厚度，优选1nm的厚度。第二介电层具有低于2nm的厚度，优选1nm的厚度。
在另一个实施例中，电荷俘获层堆叠的第二介电层包括第一部分和第二部分，其中第三介电层的一部分布置在第二介电层的第一部分和第二部分之间。
在另一个实施例中，第一线是在衬底内的线形第一掺杂区域，其中第一掺杂区域沿着第一方向延伸并包括第一掺杂区域。第二线是在衬底内的线形第二掺杂区域，其中第二掺杂区域沿着第一方向延伸并包括第二掺杂区域。
在另一个实施例中，半导体存储器还包括第一和第二金属线、沿着第一方向延伸并位于离衬底的顶表面一定距离。该半导体存储器还包括至少四个导电塞，将第一线连接到第一金属线的第一导电塞，将第一线连接到第一金属线的第二导电塞，其中至少三个字线布置在第一和第二导电塞之间。该半导体存储器还包括至将第二线连接到第二金属线的第三导电塞和将第二线连接到第二金属线的第四导电塞，其中至少三个字线布置在第三和第四导电塞之间。
在另一个实施例中，半导体存储器还包括连接到第二线和字线以及第三线的另外存储单元，第三线沿着第二方向延伸。第三线可以是半导体存储器的第三位线。
在另一个实施例中，该半导体存储器还包括第一布线层和第二布线层，其中第一布线层位于离衬底的顶表面一定距离，其中第二布线层位于第一布线层和衬底的顶表面之间，其中第一线布置在第一布线层中，以及其中第二线布置在第二布线层中。
在另一个实施例中，半导体存储器还包括第一导电塞，第一导电塞将第一线连接到第一掺杂区域。半导体存储器还包括第二导电塞，第二导电塞将第二线连接到第二掺杂区域。
在另一个实施例中，该半导体存储器还包括另外的存储单元、第三线和第四线，其中第三线和第四线沿着第一方向延伸，另外的存储单元连接到字线和第三线以及第四线。第三线可以是半导体存储器的第三位线，第四线可以是半导体存储器的第四位线。
本发明的另一个方面提供形成半导体存储器的方法。该方法包括提供衬底，形成至少一个存储单元，其中形成至少一种存储单元包括在衬底内形成第一掺杂区域和在衬底内形成第二掺杂区域，其中第一和第二掺杂区域通过沟道区彼此分离。该方法还包括在衬底上形成电荷俘获层堆叠，电荷俘获层堆叠覆盖第一掺杂区域的至少一部分、第二掺杂区域的至少一部分和沟道区的至少一部分。该方法还包括在电荷俘获层堆叠上形成图案化导电层。该方法还包括在导电层的顶表面上和在导电层的侧壁上形成介电层，沿着第一方向形成第一线，其中第一线连接到第一掺杂区域，沿着第一方向形成第二线，其中第二线连接到第二掺杂区域。该方法还包括沿着第二方向形成字线，其中字线的一部分布置在介电层上。
在另一个实施例中，形成介电层包括在电荷俘获层堆叠的一部分上形成介电层，该部分位于彼此靠近的存储器单元的导电层之间。在另一个实施例中，形成介电层包括将介电层沉积到在彼此靠近的存储器单元的导电层之间的凹槽。
在另一实施例中，形成字线包括形成延伸到凹槽并覆盖凹槽中的介电层的字线。
在另一个实施例中，导电层包括n掺杂多晶硅、p掺杂多晶硅和金属中的一种。金属可以选自Al、Co、Cr、Fe、In、Ir、Hf、Mg、Mo、Mn、Ni、Pd、Pt、La、Os、Nb、Rh、Re、Ru、Sn、Ta、Ti、V、W、Y、和Zr的组。
在另一个实施例中，字线包括n掺杂多晶硅、p掺杂多晶硅和金属中的一种。金属可以选自Al、Co、Cr、Fe、In、Ir、Hf、Mg、Mo、Mn、Ni、Pd、Pt、La、Os、Nb、Rh、Re、Ru、Sn、Ta、Ti、V、W、Y、和Zr的组。
在另一个实施例中，电荷俘获层堆叠包括选自由氧化硅、氮化硅、氧化铪、氧化铝和硅酸铪组成的组中的材料。
在另一个实施例中，形成包括具有至少3.9的介电常数的材料的电荷俘获层堆叠。
在另一个实施例中，形成电荷俘获层堆叠包括在衬底上形成第一介电层、在第一介电层上形成第二介电层、和在第二介电层上形成第三介电层。
在另一个实施例中，电荷俘获层堆叠的第一和第三介电层的每个包含选自由氧化硅和硅酸铪组成的组中的材料，电荷俘获层的第二介电层包括选自由氮化硅、氧化铪和氧化铝组成的组中的材料。
在另一个实施例中，电荷俘获层堆叠的第一、第二和第三介电层的每个包含具有至少3.9的介电常数的材料。
在另一个实施例中，形成电荷俘获层堆叠的第一介电层包括形成具有在4nm和6nm之间的厚度优选5nm厚度的第一介电层。在另一个实施例中，形成电荷俘获层堆叠的第二介电层包括形成具有在4nm和6nm之间的厚度优选5nm厚度的第二介电层。
在另一个实施例中，形成电荷俘获层堆叠的第三介电层包括形成具有在5nm和7nm之间的厚度优选6nm厚度的第三介电层。
在另一个实施例中，形成介电层包括形成包括选自由氧化硅、氮化硅、氧化铪、氧化铝和硅酸铪组成的组的材料的介电层。
在另一个实施例中，形成介电层包括形成包括具有至少3.9的介电常数的材料的介电层。
在另一个实施例中，该方法还包括在衬底内形成沟槽和在彼此靠近的存储器单元的沟道区之间形成电荷俘获层堆叠以及用沟槽隔离填充物填充沟槽。
在另一个实施例中，形成介电层包括在导电层的顶表面和侧壁上以及在沟槽隔离填充物上形成介电层。
在另一个实施例中，形成介电层包括将介电层沉积到在彼此靠近的存储器单元的导电层之间的凹槽。
在另一实施例中，形成延伸到凹槽并覆盖凹槽内的介电层的字线。
在另一个实施例中，形成介电层包括在导电层的顶表面上形成部分的介电层，该部分具有第一厚度并在导电层的侧壁上形成介电层的另外部分，另外部分具有第二厚度，其中第一厚度比第二厚度大。
在另一个实施例中，第一厚度比第二厚度至少大十倍。
在另一个实施例中，在导电层的顶表面上的介电层的一部分包括热氧化层。在导电层的侧壁上的介电层的另外部分是自然氧化物层。
在另一个实施例中，形成介电层包括在导电层上形成第一介电层、在第一介电层上形成第二介电层、和在第二介电层上形成第三介电层。
在另一个实施例中，介电层的第一、第二和第三介电层的每个包含选自由氧化硅、氮化硅、氧化硅、氧化铝和硅酸铪组成的组中的材料。
在另一个实施例中，介电层的第一、第二和第三介电层的每个包含具有至少3.9的介电常数的材料。
在另一个实施例中，形成介电层的第一介电层包括形成具有在3nm和5nm之间的厚度，优选4nm的厚度的第一介电层。形成介电层的第二介电层包括形成具有在4nm和6nm之间的厚度，优选5nm的厚度的第二介电层。形成介电层的第三介电层包括形成具有在4nm和6nm之间的厚度，优选5nm厚度的第三介电层。
在另一个实施例中，在导电层上形成介电层的第一介电层包括在导电层的顶表面上形成第一介电层的一部分，该部分具有第一厚度。在导电层的侧壁上形成第一介电层的另外部分，该另外部分具有第二厚度。第一厚度比第二厚度大。
在另一个实施例中，在导电层的顶表面上的第一介电层的一部分是热氧化层。
在另一个实施例中，在导电层的侧壁上的第一介电层的另外部分包括自然氧化物层。
在另一个实施例中，在导电层的顶表面上的第一介电层的一部分的第一厚度可以比在第一介电层的导电层的侧壁上的另外部分的第二厚度大至少十倍。
在另一个实施例中，在导电层的侧壁上的第一介电层的另外部分具有低于2nm的厚度，优选1nm的厚度，并且介电层的第二介电层具有低于2nm的厚度，优选1nm的厚度。
在另一个实施例中，形成电荷俘获层堆叠包括形成第二介电层以便获得第二介电层的第一部分和第二部分，形成电荷俘获层的第三介电层包括填充布置在第二介电层的第一部分和第二部分之间的凹槽。
在另一个实施例中，形成第一线包括掺杂衬底内的第一区域，第一区域沿着第一方向延伸，形成第二线包括掺杂衬底内的第二区域，第二区域沿着第一方向延伸。
在另一个实施例中，形成第一线包括在衬底内形成第一掺杂区域，形成第二线包括在衬底内形成第二掺杂区域。
在另一个实施例中，该方法还包括形成多个沿着第二方向延伸的字线、在衬底的顶表面上形成第一和第二金属线、沿着第一方向延伸的第一和第二金属线。该方法还包括形成第一导电塞，第一导电塞将第一线连接到第一金属线，形成第二导电塞，第二导电塞将第一线连接到第一金属线，其中至少三个字线布置在第一导电塞和第二导电塞之间。该方法还包括形成第三导电塞，该第三导电塞将第二线连接至第二金属线，和形成第四导电塞，该第四导电塞将第二线连接到第二金属线，其中至少三条字线布置在第三导电塞和第四导电塞之间。
在另一个实施例中，在位于衬底的顶表面之上的半导体存储器的第一布线层中形成第一线，在位于衬底的顶表面和第一布线层之间的半导体存储器的第二布线层中形成第二线。
在另一个实施例中，该方法还包括形成第一导电塞，第一导电塞连接到第一线和第一掺杂区域，形成第二导电塞，第二导电塞连接到第二线和第二掺杂区域。
在另一个实施例中，形成第一线和形成第二线包括除去导电层的一部分，从而暴露电荷俘获层堆叠的一个区域，电荷俘获层堆叠的该区域沿着第一方向延伸，掺杂衬底，其中导电层防止掺杂剂进入由导电层覆盖的区域上的衬底。形成介电层包括热氧化导电层的表面。形成字线包括在电荷俘获层堆叠的暴露区域上和在介电层上沉积多晶硅层并刻蚀该多晶硅层，介电层和沿着第二方向的导电层。
本发明的另一个方面提供根据本发明的一个实施例用于操作半导体存储器的方法。该方法包括提供根据本发明的一个实施例的一种半导体存储器，其中该半导体存储器具有至少一个存储单元，操作该存储单元包括编程存储单元，其中编程包括编程第一位。编程第一位包括将第一编程电压施加到第二掺杂区域和将第二编程电压施加至字线以及将第一掺杂区域接地，从而引起热电子注入到电荷俘获层堆叠的第一电荷存储区域，其中接近第二掺杂区域布置第一电荷存储区域，从而在第一电荷存储区域编程第一位。
该方法还包括编程第二位，其中编程第二位包括将第三编程电压施加到第一掺杂区域和将第四编程电压施加至字线以及将第二掺杂区域接地，从而引起热电子注入到电荷俘获层堆叠的第二电荷存储区域，其中接近第一掺杂区域布置第二电荷存储区域，从而在第二电荷存储区域编程第二位。
在另一个实施例中，操作半导体存储器包括擦除第一位，其中擦除第一位包括将第一擦除电压施加至字线和将第二擦除电压施加至第二掺杂区域，从而引起热空穴注入在第一电荷存储区域和从而擦除第一位。
在另一个实施例中，操作半导体存储器包括擦除第二位，其中擦除第二位包括将第三擦除电压施加至字线和将第四擦除电压施加至第一掺杂区域，从而引起热空穴注入到第二电荷存储区域并从而擦除第二位。
在另一个实施例中，操作半导体存储器包括读取存储单元，其中读出存储单元的第一位包括将第一读取电压施加至第一掺杂区域和将第二读取电压施加至字线以及将第二掺杂区域接地，随后在第二掺杂区域和第一掺杂区域之间检测第一电流，确定第一电流是否比第一阈值电流低，如果第一电流比第一阈值电流低则输出对应于待编程的第一位的信号，如果第一电流比第一阈值电流高则输出对应于待擦除的第一位的信号。
读出存储单元的第二位包括将第三读取电压施加至第二掺杂区域和将第四读取电压施加至字线以及将第一掺杂区域接地，随后在第一掺杂区域和第二掺杂区域之间检测第二电流，确定是否第二电流低于第二阈值电流，如果第二电流低于第二阈值电流则输出对应于待编程的第二位的信号。如果第二电流高于第二阈值电流则输出对应于待擦除的第二位的信号。
在另一个实施例中，本发明提供根据本发明的一个实施例操作半导体存储器的方法。该方法包括提供根据本发明的一个实施例的半导体存储器，其中半导体存储器具有至少一个存储单元。操作存储单元包括将编程存储单元，其中编程包括第一编程电压施加到第二掺杂区域和将第二编程电压施加至字线以及将第一掺杂区域接地，从而引起热空穴注入到电荷俘获层堆叠的第一电荷存储区域，其中接近第二掺杂区域布置第一电荷存储区域，从而在第一电荷存储区域编程第一位。编程第二位包括将将第三编程电压施加到第一掺杂区域和将第四编程电压施加至字线以及将第二掺杂区域接地，从而引起热空穴注入到电荷俘获层堆叠的第二电荷存储区域，其中接近第一掺杂区域布置第二电荷存储区域，从而在第二电荷存储区域编程第二位。
在另一个实施例中，操作存储单元包括擦除第一位，其中擦除第一位包括将第一擦除电压施加至字线，从而引起电子的福勒-诺德海姆(Fowler-Nordheim)隧穿到第一电荷存储区域并从而擦除第一位。
在另一个实施例中，操作存储单包括擦除第二位，其中擦除第二位包括将第二擦除电压施加至字线，从而引起电子的福勒-诺德海姆隧穿到第二电荷存储区域并从而擦除第二位。
在另一个实施例中，操作存储单元包括读取存储单元，其中读取存储单元的第一位包括将第一读取电压施加至第二掺杂区域和将第二读取电压施加至字线，随后在第二掺杂区域和第一掺杂区域之间检测第一电流，确定第一电流是否比第一阈值电流低，如果第一电流比第一阈值电流低则输出对应于待编程的第一位的信号，如果第一电流比第一阈值电流高则输出对应于待擦除的第一位的信号。读取存储单元的第二位包括将第三读取电压施加至第一掺杂区域和将第四读取电压施加至字线，随后在第二掺杂区域和第一掺杂区域之间检测第二电流，确定是否第二电流低于第二阈值电流，如果第二电流低于第二阈值电流则输出对应于待编程的第二位的信号，如果第二电流高于第二阈值电流则输出对应于待擦除的第二位的信号。
在另一个实施例中，本发明提供一种根据本发明的一个实施例操作半导体存储器的方法。该方法包括提供根据本发明的一个实施例的半导体存储器，其中半导体存储器具有至少一个存储单元。操作存储单元包括编程存储单元，其中编程包括编程第一位，编程第一位包括将第一电荷俘获层堆叠编程电压施加至第二掺杂区域和将第二电荷俘获层堆叠编程电压施加至字线以及将第一掺杂区域接地，从而引起热电子注入到电荷俘获层堆叠的第一电荷存储区域，其中接近第二掺杂区域布置第一电荷存储区域，从而在第一电荷存储区域编程第一位。
编程第二位包括将第三电荷俘获层堆叠编程电压施加至第一掺杂区域和将第四电荷俘获层堆叠编程电压施加至字线以及将第二掺杂区域接地，从而引起热电子注入到电荷俘获层堆叠的第二电荷存储区域，其中接近第一掺杂区域布置第二电荷存储区域，从而在第二电荷存储区域编程第二位。编程第三位包括将导电层编程电压施加到字线，从而引起来自字线的电子的福勒诺德海姆隧穿进入导电层，从而在导电层中编程第三位。
在另一个实施例中，操作半导体存储器包括擦除第一位，其中擦除第一位包括将第一电荷俘获层堆叠擦除电压施加至字线和将第二电荷俘获层堆叠擦除电压施加至第二掺杂区域，从而引起热空穴注入到第一电荷存储区域，并从而擦除第一位。
在另一个实施例中，操作半导体存储器包括擦除第二位，其中擦除第二位包括将第三电荷俘获层堆叠擦除电压施加至字线和将第四电荷俘获层堆叠擦除电压施加至第一掺杂区域，从而引起热空穴注入到第二电荷存储区域并从而擦除第二位。
在另一个实施例中，操作半导体存储器包括擦除第三位。擦除第三位包括将第一导电层擦除电压施加至字线。在另一个实施例中，擦除第三位包括将第二导电层擦除电压施加至衬底。
在另一个实施例中，操作半导体存储器包括读取存储单元。读取存储单元包括将第一读取电压施加至第一掺杂区域和将第二读取电压施加至字线，随后在第二掺杂区域和第一掺杂区域之间检测第一电流，将第三读取电压施加至第一掺杂区域和将第四读取电压施加至字线，随后在第二掺杂区域和第一掺杂区域之间检测第二电流，将第五读取电压施加至第一掺杂区域和将第六读取电压施加至字线，随后在第二掺杂区域和第一掺杂区域之间检测第三电流，将第七读取电压施加至第一掺杂区域和将第八读取电压施加至字线，随后在第二掺杂区域和第一掺杂区域之间检测第四电流。该方法还包括确定是否第一电流低于第一阈值电流，确定是否第二电流低于第二阈值电流，确定是否第三电流低于第三阈值电流以及确定是否第四电流低于第四阈值电流。该方法还包括输出指示擦除第一位和如果第一电流高于第一阈值电流则编程第三位的信号，输出指示编程第一位和如果第二电流高于第二阈值电流并且如果第一电流低于第一阈值电流则编程第三位的信号。输出指示擦除第一位和如果第二电流低于第二阈值电流并且如果第三电流高于第三阈值电流则擦除第三位的信号，输出指示编程第一位和如果第四电流高于第四阈值电流并且如果第三电流低于第三阈值电流则擦除第三位的信号。
图1描述根据该发明的一个实施例沿着存储单元的第一平面的横断面图。
图2显示沿着第二平面的图1描述的存储单元的横断面图。
图3显示在制造过程的一个阶段中沿着第一平面根据该发明的一个实施例的半导体存储器的横断面图。
图4描述在如图3描述的制造过程的阶段中半导体存储器的平面图。
图5显示在沿着第一平面的制造过程的另一个阶段中如图3描述的半导体存储器的横断面图。
图6显示在制造过程的另一个步骤中沿着第一平面如图5描述的半导体存储器的横断面图。
图7显示如图6描述的在制造过程的该阶段中半导体存储器的平面图。
图8示意地显示关于第一线和第二线根据本发明的一个实施例的存储单元的布置。
图9显示根据本发明的一个实施例沿着存储单元的第一平面的横断面图。
图10显示根据本发明的一个实施例沿着第一平面的存储单元的横断面图。
图11描述如图10描述沿着存储单元的第二平面的横断面图。
图12示意地显示根据本发明的一个实施例的半导体存储器的布线图。
图13示意地显示根据本发明的一个实施例半导体存储器的第一埋入位线至第一金属线的连接。
图14示意地显示根据本发明的一个实施例如图13描述的半导体存储器的第二埋入位线至第二金属线的连接。
图15示意地显示根据本发明的一个实施例的半导体存储器的布线图。
图16是根据施加到字线的电压根据本发明的一个实施例对于存储单元的不同的逻辑状态在源极和漏极之间的电流的曲线图。
图17是根据施加到字线的电压根据本发明的一个实施例对于存储单元的不同的逻辑状态在源极和漏极之间的电流的曲线图。
图18是根据施加到字线的电压根据本发明的一个实施例对于存储单元的不同的逻辑状态在源极和漏极之间的电流的曲线图。
图19示意地描述根据本发明的一个实施例的半导体存储器。
图20显示如图19描述沿着半导体存储器的第一平面的横断面图。
具体实施例方式
图1描述根据本发明的一个实施例沿着存储单元21的第一平面(x-z平面)的横断面图。第一掺杂区域6和第二掺杂区域7布置在衬底1中，优选p型衬底，其中第一掺杂区域6和第二掺杂区域7被沟道区22分开。可以通过在衬底1内注入n型掺杂剂例如砷或者磷形成第一6和第二7掺杂区域。电荷俘获层堆叠2布置在衬底1上、在沟道区22上、在第一掺杂区域6的一部分上和在第二掺杂区域7的一部分上。电荷俘获层堆叠2可以包含氧化硅、氮化硅、氧化铪、氧化铝或者具有至少3.9的介电常数的其他材料。电荷俘获层堆叠2可以包含几个介电层。在一个实施例中，电荷俘获层堆叠包括第一介电层8、第二介电层9和第三介电层10。第一介电层8和第三介电层10的每个可以包含氧化硅或者氧化铪。作为选择，第一介电层8和第三介电层10的每个可以包含具有至少3.9的介电常数的其它材料。第二介电层9可以包含选自由氮化硅、氧化铪和氧化铝组成的组的材料。作为选择，第二介电层9可以包含具有至少3.9的介电常数的其他材料。
第一介电层8布置在衬底1上，第二介电层9布置在第一介电层8上，第三介电层10布置在第二介电层9上。第一介电层8可以具有5nm的厚度，第二介电层9可以具有5nm的厚度，第三介电层10可以具有6nm的厚度。在电荷俘获层堆叠2上布置导电层3，其中导电层3是电浮动的。可以包含掺杂多晶硅的导电层3不连接任何线并且可以被用来电荷存储。导电层3可以包含p掺杂多晶硅或者n掺杂多晶硅。作为选择，导电层3可以包含金属，其中金属选自由Al、Co、Cr、Fe、In、Ir、Hf、Mg、Mo、Mn、Ni、Pd、Pt、La、Os、Nb、Rh、Re、Ru、Sn、Ta、Ti、V、W、Y、和Zr组成的组。介电层4布置在导电层3上。介电层4可以包含氧化硅、氮化硅、氧化铪或者氧化铝。作为选择，介电层4可以包含具有至少3.9的介电常数的其他材料。介电层4可以包含几个介电层。在一个实施例中，电介电层4包括第一介电层11、第二介电层12和第三介电层13。介电层4的第一介电层11、第二介电层12、和第三介电层13的每个可以由选自由氧化硅、氮化硅、氧化铪、氧化铝、或者具有至少3.9的介电常数的其他材料组成的组的材料形成。
介电层4的第一介电层11布置在导电层3上，介电层4的第二介电层12布置在第一介电层11上并且第三介电层13布置在第二介电层12上。介电层4的第一介电层11可以具有4nm的厚度，介电层4的第二介电层12可以具有5nm的厚度并且介电层4的第三介电层13可以具有5nm的厚度。字线5布置在介电层4上。字线5可以包含p掺杂多晶硅或者n型多晶硅。作为选择，字线5可以包含金属，其中金属选自由Al、Co、Cr、Fe、In、Ir、Hf、Mg、Mo、Mn、Ni、Pd、Pt、La、Os、Nb、Rh、Re、Ru、Sn、Ta、Ti、V、W、Y、和Zr组成的组。
在存储单元21的操作中，字线5具有控制栅的功能，第一掺杂区域6和第二掺杂区域7两个分别具有晶体管的源极和漏极的可互换的功能。为电浮动的导电层3可以具有浮动栅的功能。
在常规操作中，电压电势施加在第一掺杂区域6和第二掺杂区域7之间。然后电压电势施加到字线5。一旦施加到字线5的电压电势超过特征阈值电压Vt，则导电沟道形成在第一掺杂区域6和第二掺杂区域7之间并且可以检测电信号。特征阈值电压Vt的电平受位于字线5和沟道之间的电荷影响。例如，当电荷位于沟道和字线5之间时，阈值电压Vt向低电压电平移动。在其中电荷位于沟道和字线5之间的状态和其中没有电荷位于沟道和字线5之间的状态之间的阈值电压的电平之间的差异称为阈值电压漂移。因此可以使用在字线5和沟道之间的固定电荷的沉积将二进制信息存入存储单元，其中不同的阈值电压电平可以被分配给不同的二进位值。
存储单元21能够存储至少两位信息，第一电荷存储区域20的第一位位于接近第二掺杂区域7的电荷俘获层堆叠2中，在第二电荷存储区域19中的第二位位于接近第一掺杂区域6的电荷俘获层堆叠2中。
根据本发明的导电层3的加入允许减少电荷俘获层堆叠2的EOT至低于对于相同阈值电压漂移的常规NROM的电平的电平。原因与总的阈值电压漂移被分成两个部分的事实有关一个源于存储电荷至导电层的电容耦合，另一个源于导电层到字线的电容耦合。另外，由于存储电荷的电荷俘获层堆叠的小的EOT对晶体管特性有好处，所以对于给定阈值电压漂移，浮动栅结构可能比常规NROM器件具有更好的按比例缩放特性。浮动栅NROM器件的更好的静电的物理原因与导电层(字线5或者导电层3)至沟道的电容越小，在源极和漏极之间的电场屏蔽就越好的事实有关。换句话说，在导电层最靠近沟道的器件中短沟道效应的屏蔽最好。因此，可以获得具有比常规NROM更小的最小特征尺寸F的存储器单元。
在零级近似法中，按照下面公式给出阈值电压漂移VtVt＝VtCL-沟道/y，其中VtCL-沟道是施加在导电层3和沟道的阈值电压电势的有效漂移，其中电容耦合因子y有下面等式限定y＝cCL-WL/ctotctot是相对于环境的导电层3的总电容，以及cCL-WL相对于字线5的导电层3的电容。
因此，低于1的电容耦合因子增加了阈值电压漂移Vt，在本发明的一个实施例中，电荷俘获层堆叠2的第一介电层8是具有6nm厚度的氧化物层，电荷俘获层堆叠的第二介电层9是具有5nm的厚度的氮化物层，电荷俘获层堆叠的第三介电层10是具有5nm的厚度的氧化物层。这导致13nm的电荷俘获层堆叠的EOT和0.5的电容耦合因子。因此，与具有13nm的EOT的电荷俘获层堆叠的常规NROM的阈值电压漂移相比，该阈值电压漂移加倍。
通过将编程电压施加到第二掺杂区域7和字线5以及将第一掺杂区域6接地来将逻辑状态″1″编程到第一位，从而引起热电子从沟道注入到第一电荷存储区域20。电子在第一电荷存储区域20中被俘获。捕获的电子产生影响存储单元的特征阈值电压变化的电阻挡。用于编程第一位而施加到字线5的电压电势可以是12V，施加到第二掺杂区域7的电压电势可以是5V。
可以擦除第一位的逻辑状态″1″，从而通过将擦除电压施加至第二掺杂区域7和字线5来产生第一位的状态″0″，从而引起热空穴注入到第一电荷存储区域20。施加到第二掺杂区域7的电压电势可以是5V，施加到字线5的电压电势可以是-5V。
确定是否编程或者擦除第一位的读出操作可以包括将读取电压施加至第一掺杂区域6，将第二掺杂区域7接地，逐步增加施加到字线5的电压电势和检测第二掺杂区域7和第一掺杂区域6之间的电流。从电流达到阈值电流It的电压电平开始，可以确定是否编程或者擦除第一位。如果擦除第一位，等于或者高于阈值电压Vt1的电压电势必须施加到字线5以检测等于或者高于阈值电流It的电流。如果编程第一位，等于或者高于阈值电压Vt2的电压电势必须施加到字线以检测等于或者高于阈值电流It的电流，其中Vt2高于Vt1。Vt2和Vt1之间的差限定了阈值电压漂移。
对应于存储单元的第一位的编程、擦除和读取执行存储单元的第二位的编程、擦除和读取，其中第二掺杂区域7具有第一掺杂区域6的功能，其中第一掺杂区域6具有第二掺杂区域7的功能。
还可以操作存储单元21以在编程期间通过控制注入到电荷存储区域的电荷量在第一电荷存储区域20和第二电荷存储区域19的任何一个中存储多个位。存储在第一电荷存储区域20和第二电荷存储区域19的任何一个中的电荷的不同数量影响阈值电压的不同电平。因而，可以通过分配阈值电压的每个电平给存储器状态来将多个位存储在存储单元21中。
图2显示沿着第二平面(y-z平面)的图1描述的存储单元21的横断面图。半导体存储器的存储器单元21沿着优选方向(x-和y-方向)周期性地布置在衬底上。例如，该布置显示在图12中。电荷俘获层堆叠2布置在衬底1上并横向延伸超过存储单元21。导电层3布置在电荷俘获层堆叠2的一部分上。介电层4布置在导电层3的顶端和侧壁23上。介电层4的第二介电层12的一部分布置在电荷俘获层堆叠2的第三介电层10的一部分上，其中电荷俘获层堆叠2的第三介电层10的该部分位于彼此靠近的存储器单元21的导电层3之间。介电层4延伸到彼此靠近的存储器单元21的导电层3之间的凹槽。字线5延伸到彼此靠近的存储器单元的导电层3之间的凹槽并且布置在凹槽中的介电层4上。电荷俘获层堆叠2提供在字线5之下和在凹槽之下并且与衬底1和介电层4接触。
图3显示在制造过程的一个阶段中沿着第一平面根据该发明的一个实施例的半导体存储器的横断面图。包括第一介电层8、第二介电层9和第三介电层10的电荷俘获层堆叠2布置在衬底1上。导电层3-1、3-2布置在部分的电荷俘获层堆叠2上，其中导电层3-1，3-2沿着第一方向延伸。可以通过在电荷俘获层堆叠2上沉积多晶硅并通过常规光刻技术和刻蚀工艺构建多晶硅形成导电层3-1，3-2，从而形成沿着第一方向延伸的导电层3-1，3-2。
图4描述如图3描述在生产工艺的阶段中半导体存储器的平面图。导电层3-1，3-2布置在电荷俘获层堆叠2的第三介电层10的区域上，从而沿着第一方向延伸的第三介电层10的部分没有被导电层3-1，3-2覆盖。
图5显示在沿着第一平面的生产工艺的另一个阶段中图3描述的半导体存储器的横断面图。与图3相比，掺杂区域6，7，15布置在未被导电层3-1，3-2覆盖的区域的衬底1内。通过注入技术用n型掺杂剂例如砷或者磷掺杂衬底1，形成掺杂区5，7，15，其中掺杂剂被禁止进入被导电层3-1，3-2覆盖的区域的衬底1，从而导电层3-1和3-2作为在注入工艺过程期间的掩模。掺杂区6，7，15包括存储单元21的第一掺杂区域6和第一线15-1。第一线15-1位于衬底1内并且是半导体存储器的第一埋入位线。另外，掺杂区6，7，15可以包括第二掺杂区域7和另一存储单元21的第二线15-2，16-2。介电层4布置在导电层3-1和3-2的顶表面和侧壁上。可以通过热氧化法形成介电层4，从而氧化导电层3-1和3-2的表面。
图6显示在制造过程的另一步骤中沿着第一平面的图5描述的半导体存储器的横断面图。与图5相比，字线5布置在介电层4的顶表面和侧壁上和在部分的电荷俘获层堆叠2上。可以通过在电荷俘获层堆叠2的暴露部分上、在介电层4的顶表面和侧壁上沉积多晶硅并且随后沿着不同于第一方向的第二方向刻蚀部分的多晶硅、部分的介电层4和部分的导电层3-1，3-2，形成字线5。
图7显示如图6描述在生产过程的阶段中半导体存储器的平面图。暴露电荷俘获层堆叠的第三介电层10的一部分，其中该暴露部分沿着第二方向延伸。虚线的矩形示意地指示被存储单元21占用的区域。字线5-1和5-2沿着第二方向延伸。
图8示意地显示关于第一线15-1和第二线15-2的如图7描述的存储单元21的布置。第一线15-1和第二线15-2埋入衬底1内并分别是半导体存储器的第一位线和第二位线。在该实施例中，存储单元21的第一掺杂区域6是第一线15-1的一部分，存储单元21的第二掺杂7是第二线15-2的一部分。因此，第一线15-1包括第一掺杂区域6，第二线15-2包括第二掺杂区域7。
图9显示沿着第一平面(x-z平面)根据该发明的另一个实施例的存储单元21的横断面图。与图1描述的实施例相反，将电荷俘获层堆叠3的第二介电层9形成为具有接近第一掺杂区域6布置的第一部分24和具有接近第二掺杂区域7布置的第二部分25。电荷俘获层堆叠2的第三介电层10的一部分布置在形成在电荷俘获层堆叠2的第二介电层9的第一部分24和第二部分25之间的凹槽中。
在图10中，描述根据本发明的另一个实施例沿着存储单元21的第一平面(x-z平面)的横断面图。与图1显示的实施例相比，介电层4的第二介电层12较薄。介电层4的第二介电层12可以具有低于2nm的厚度，优选1nm的厚度。
图11描述沿着如图10描述的存储单元21的第二平面(y-z平面)的横断面图。与图2描述的存储单元21相反，用沟槽隔离填充物填充的隔离沟槽14布置在电荷俘获层堆叠2和衬底1内。该沟槽隔离填充物包含多晶硅。沟槽14分开彼此邻近的存储单元21的沟道区22。介电层4位于导电层3的顶表面和侧壁23上以及沟槽隔离填充物上。导电层3是电浮动的。介电层4延伸到彼此靠近的存储器单元的导电层3之间的凹槽。字线5延伸到凹槽并布置在凹槽中的介电层4上。介电层4提供在沟槽隔离填充物和字线5之间的凹槽中并与字线5以及沟槽隔离填充物接触。布置在顶表面上的介电层4的第一介电层11的一部分比布置在导电层3的侧壁23上的第一介电层11的另一部分更厚。布置在导电层3的顶表面上的介电层4的第一介电层11的一部分优选是热氧化物。布置在导电层3的侧壁23上的介电层4的第一介电层11的另一部分优选是自然氧化物层。布置在导电层3的侧壁23上的第一介电层11的部分优选具有1nm的厚度，布置在导电层3的顶表面上的第一介电层11的部分优选具有15nm的厚度。
除了在第一电荷存储区域20中存储第一位和在第二电荷存储区域19中存储第二位的功能之外，具有上述布局的存储单元能够在不干扰第一和第二位的状态的情况下将至少第三位存储在电浮动导电层3中。此外，第一和第二位的编程、读取和擦除不干扰第三位的状态。
通过将导电层编程电压施加到字线5影响第三位的状态″1″的编程，从而引起从字线5到导电层3的电子的福勒-诺德海姆隧穿。施加到字线5的导电层编程电压可以是16V。由于布置在电浮动导电层3的侧壁23和顶表面上的介电层4的第一介电层11的不同尺寸，电子优选从字线5经布置在导电层3的侧壁23上的介电层4的部分隧穿到导电层3中。布置在导电层3的顶表面上的第一介电层11的部分减少在第三位的编程、读取或者擦除期间施加的电场的垂直分量的一部分。因此，在第三位的编程、读取或者擦除期间在导电层3和沟道之间的有效电场的部分太低以致不能引起电荷从沟道注入到电荷俘获层堆叠2，并可以在不干扰第一位和第二位的状态下编程、读取或者擦除第三位。
通过将第一导电层擦除电压施加到衬底1来影响第三位的状态″1″的擦除，从而引起电子从导电层3福勒-诺德海姆隧穿到字线5中。施加到衬底1的第一导电层擦除电压可以是16V。作为选择，可以将第二导电层擦除电压施加到字线5，从而引起电子从导电层3福勒-诺德海姆隧穿到字线5中。施加到字线5的第二导电层擦除电压可以是-16V。
图12示意地显示根据本发明的一个实施例半导体存储器的布线图，其中相邻的存储器单元21-1和21-2共享一条共用线15-2。第一存储单元21-1连接到第一线15-1和第二线15-2，其中第一线15-1和第二线15-2沿着第一方向(Y方向)延伸。第一线15-1和第二线15-2分别是半导体存储器的第一和第二位线。此外，存储单元21-1连接沿着不同于第一方向的第二方向(x方向)延伸的字线5-1。第二存储单元21-2连接与第一存储单元21-1相同的字线5-1和与第一存储单元21-1相同的第二线15-2。另外，第二存储单元21-2连接沿着第一方向延伸的第三线15-3，其中第三线15-3是半导体存储器的第三位线。
图13示意地显示根据本发明的一个实施例半导体存储器的第一埋入位线至第一金属线的连接。第一线15-1沿着第一方向(y方向)延伸，第一线15-1是第一位线并如图8描述埋在衬底1中(未显示在图13中)。字线5-1、5-2、5-3、5-4、5-5沿着第二方向延伸。具有比第一线15-1更低电阻的第一金属线26-1沿着第一方向延伸并位于离衬底1的顶表面一定距离(未显示在图13中)。第一线15-1和第一金属线26-1通过导电塞27-1、27-2连接。在相邻的导电塞27-1、27-2之间布置四条字线5-1、5-2、5-3和5-4。作为选择，多于四条或者少于四条字线5可以布置在相邻的导电塞27-1、27-2之间。优选十六条字线5布置在相邻的导电塞27-1、27-2之间。与常规布置相比，该布置实现了使用衬底1的较小部分接触半导体器件的存储单元的源区和漏区，在常规布置中每个存储单元的每个源区和漏区通过单一插塞连接至位于衬底之上的线。
图14示意地显示根据本发明的一个实施例如图13描述的半导体存储器的第二埋入位线至第二金属线的连接。第二线15-2沿着第一方向(y方向)延伸。第二线15-2是第二位线并埋在衬底1内(未显示在图14中)。字线5-1、5-2、5-3、5-4、5-5沿着第二方向延伸。具有比第二线15-2更小电阻的第二金属线26-2沿着第一方向延伸并位于衬底1的顶表面上(未显示在图13中)。第二线15-2和第二金属线26-2通过导电塞27-3、27-4连接。在相邻的导电塞27-3和27-4之间布置四条字线5-1、5-2、5-3和5-4。作为选择，多于四条或者少于四条字线5可以布置在相邻的导电塞27-3、27-4之间。优选十六条字线5布置在相邻的导电塞27-3、27-4之间。与常规布置相比，该布置实现了使用衬底1的较小部分接触半导体器件的存储单元的源区和漏区，在常规布置中每个存储单元的每个源区和漏区通过单一插塞连接至位于衬底之上的线。
图15示意地显示根据本发明的一个实施例的半导体存储器的布线图。第一存储单元21-1连接到第一线15-1和第二线16-1，其中第一线15-1和第二线16-1线沿着第一方向延伸。此外，存储单元21-1连接沿着不同于第一方向的第二方向延伸的字线5-1。第二存储单元21-3连接与第一存储单元21-1相同的字线5-1。另外，第二存储单元21-3连接第三线15-2和第四线16-2，其中第三线15-2和第四线16-2沿着第一方向延伸。第一线15-1、第二线16-1、第三线15-2和第四线16-2可以分别是半导体存储器的第一、第二、第三和第四位线。
图16是绘图根据本发明的一个实施例能够将第一位存储在第一电荷存储区域20中的存储单元的第二掺杂区域7和第一掺杂区域6之间的电流信号的对数In I比施加到字线5的电压Vg的曲线图。标识″已擦除″的曲线表示其中擦除第一位的存储单元的状态。标识″已编程″的曲线表示其中编程第一位的存储单元的状态。如描述，在擦除状态，当将高于Vt1的电压电势施加到字线5时，检测电流的对数高于阈值电流It的对数。然而，在编程状态，当将Vt1施加至字线5时检测电流的对数低于阈值电流It。当将高于Vt2的电压电势施加至字线5时，检测电流的对数仅仅大于阈值电流It的对数。因而如果通过将电压施加至具有介于Vt1和Vt2的值的字线，检测在第二掺杂区域7和第一掺杂区域6之间的电流并随后确定电流是高于还是低于阈值电流时，就可以确定是存储还是擦除第一位。
图17是绘图根据本发明的一个实施例能够将位存储在导电层3的存储单元的第二掺杂区域7和第一掺杂区域6之间的电流信号的对数InI比施加到字线5的电压Vg的曲线图。标识″已编程″的曲线表示其中编程导电层3中的位的存储单元的状态。标识″已擦除″的曲线表示其中擦除导电层3中的位的存储单元的状态。当编程导电层3中的位时，存储单元的阈值电压等于Vt1，当擦除导电层3中的位时存储单元的阈值电压等于Vt2。因而，可以通过将电压电势施加至具有介于Vt1和Vt2之间的值的栅极，检测第二掺杂区域7和第一掺杂区域6之间的电流并随后确定电流是高于还是低于阈值电流，确定导电层3中的位的状态。
图18是能够将第一位存储在第一电荷存储区域20、将第二位存储在第二电荷存储区域19和将第三位存储在电浮动导电层3的存储单元的第二掺杂区域7和第一掺杂区域6之间的电流信号的对数InI比施加到字线5的电压Vg的曲线图。如描述，可以区分对应于阈值电压Vt1、Vt2、Vt3和Vt4的存储单元的四个不同状态。表1显示关于第一电荷存储区域20中的第一位的状态和电浮动导电层3中的第三位的状态的阈值电压。
表1当应用存储单元的第二电荷存储区域19来存储信息的其它位时，存在对应于八个不同阈值电压的存储单元的八个可识别状态。因此，存储单元具有存储信息的三个位的容量。
图19示意地显示根据本发明的一个实施例的半导体存储器。第一线15-1、15-2沿着第一方向延伸并且位于离衬底1一定距离的第一布线层中(未显示在图19中)。导电塞18-1、18-2连接至第一线15-1、15-2。导电塞18-1、18-2还连接到布置在衬底1内的第一掺杂区域6(未显示在图17中)，从而在第一线15-1、15-2和布置在衬底1内的第一掺杂区域6之间建立导电连接。
第二线16-1、16-2在半导体存储器的第二布线层中沿着第一方向延伸，其中第二布线层布置在第一布线层和衬底1之间(未显示在图19中)。导电塞17连接至第二线16-1、16-2。导电塞17还连接到布置在衬底1内的第一掺杂区域6(未显示在图17中)，从而在第二线16-1、16-2和布置在衬底1内的第一掺杂区6之间建立导电连接。
字线5-1、5-2沿着第二方向延伸。字线5-1、5-2连接至存储器单元21的介电层4(未显示在图17)。
图20显示如图19描述沿着半导体存储器的AB的横断面图。布置在衬底1内的第二掺杂区域7-1通过导电塞17-1连接至第二线16-1，其中第二线16-1布置在衬底1的顶表面上的第二布线层中。第一线15-1布置在位于其中布置第一线16-1的层之上的布线层中。
应当理解本发明不局限于描述的器件的具体的元件或者描述的方法的工艺步骤，上述器件和方法可以变化。还应当理解，不同的实施例中描述的不同特征，例如用不同的图说明的不同特征，可以结合新的实施例。最后应当理解，在这里使用的术语属于仅仅描述特别的实施例的目的，它不意指限制。应当指出，如说明书和附加的权利要求中使用的，″一个″的单数形式包括复数对象，除非上下文另外有清楚地规定。
参考标号1.衬底2.电荷俘获层堆叠3.导电层4.介电层5.字线6.第一掺杂区域7.第二掺杂区域8.电荷俘获层堆叠的第一介电层9.电荷俘获层堆叠的第二介电层10.电荷俘获层堆叠的第三介电层11.介电层的第一介电层12.介电层的第二介电层13.介电层的第三介电层14.隔离沟槽15.线16.线17.导电塞18.导电塞19.第二电荷存储区域20.第一电荷存储区域21.存储单元22.沟道区23.导电层的侧壁24.电荷俘获层堆叠的第二介电层的第一部分25.电荷俘获层堆叠的第二介电层的第二部分26.金属线27.导电塞
权利要求
1.一种具有多个存储器单元(21-1，21-2)的半导体存储器，所述半导体存储器具有衬底(1)、至少一条字线(5-1)和第一线(15-1)和第二线(15-2，16-1)，其中所述多个存储器单元(21-1)中的每个存储单元包括布置在所述衬底(1)中的第一掺杂区域(6)；布置在所述衬底(1)中的第二掺杂区域(7)；布置在所述第一掺杂区域(6)和所述第二掺杂区域(7)之间的所述衬底(1)中的沟道区(22)；布置在所述衬底(1)上的电荷俘获层堆叠(2)，所述电荷俘获层堆叠(2)覆盖所述沟道区(22)、所述第一掺杂区域(6)的一部分和所述第二掺杂区域(7)的一部分；布置在所述电荷俘获层堆叠(2)上的导电层(3)，其中所述导电层(3)是电浮动的；布置在所述导电层(3)的顶表面上和在所述导电层(3)的侧壁(23)上的介电层(4)；沿着第一方向延伸并连接到所述第一掺杂区域6)的所述第一线(15-1)；沿着所述第一方向延伸并连接至所述第二掺杂区域(7)的所述第二线(15-2；16-1)；以及沿着第二方向延伸并布置在所述介电层(4)上的所述至少一条字线(5-1)。
2.权利要求1半导体存储器，所述电荷俘获层堆叠(2)形成为超出所述存储单元(21-1)横向延伸的连续层，所述导电层(3)布置在所述电荷俘获层堆叠(2)的一部分上，所述电荷俘获层堆叠(2)的所述部分覆盖所述沟道区(22)和所述第一掺杂区域(6)的所述部分并所述第二掺杂区域(7)的所述部分，所述介电层(4)布置在所述导电层(3)的所述顶表面和所述侧壁(23)上和在所述电荷俘获层堆叠(3)的其它部分上，所述其它部分位于彼此相邻的存储器单元(21-1)的导电层(3)之间。
3.权利要求2的半导体存储器，所述介电层(4)延伸到彼此相邻的存储器单元(21-1)的导电层(3)之间的凹槽。
4.权利要求3的半导体存储器，所述字线(5-1)延伸到所述凹槽和覆盖所述凹槽中的所述介电层(4)。
5.权利要求4的半导体存储器，其中所述电荷俘获层堆叠(2)提供在所述字线(5-1)和所述衬底(1)之间，其中所述电荷俘获层堆叠(2)与所述衬底(1)和所述导电层(3)接触并且与位于彼此相邻的存储器单元(21-1)的导电层(3)之间的所述介电层(4)的一部分接触。
6.权利要求1的半导体存储器，其中所述导电层(3)包括n掺杂多晶硅、p掺杂多晶硅和金属中的一种。
7.权利要求6的半导体存储器，其中所述金属包括Al、Co、Cr、Fe、In、Ir、Hf、Mg、Mo、Mn、Ni、Pd、Pt、La、Os、Nb、Rh、Re、Ru、Sn、Ta、Ti、V、W、Y、和Zr的组中的至少一种金属。
8.权利要求1的半导体存储器，其中所述字线(5-1)包括n掺杂多晶硅、p掺杂多晶硅和金属中的一种。
9.权利要求8的半导体存储器，其中所述金属包括Al、Co、Cr、Fe、In、Ir、Hf、Mg、Mo、Mn、Ni、Pd、Pt、La、Os、Nb、Rh、Re、Ru、Sn、Ta、Ti、V、W、Y、和Zr的组中的至少一种金属。
10.权利要求1的半导体存储器，其中所述电荷俘获层堆叠(2)包括选自由氧化硅、氮化硅、氧化铪、氧化铝和硅酸铪组成的组中的材料。
11.权利要求1的半导体存储器，其中所述电荷俘获层堆叠(2)包括具有至少3.9的介电常数的材料。
12.权利要求1的半导体存储器，其中所述电荷俘获层堆叠(2)包括布置在所述衬底(1)上的第一介电层(8)、布置在所述第一介电层(8)上的第二介电层(9)和布置在所述第二介电层(9)上的第三介电层(10)。
13.权利要求12的半导体存储器，其中所述电荷俘获层堆叠(2)的所述第一介电层(8)和第三介电层(10)的每一包含选自氧化硅和硅酸铪的组的材料，其中所述电荷俘获层堆叠(2)的所述第二介电层(9)包括选自氮化硅、氧化铪和氧化铝的组的材料。
14.权利要求12的半导体存储器，其中所述电荷俘获层堆叠(2)的所述第一介电层(8)、第二介电层(9)和第三介电层(10)的每一包含具有至少3.9介电常数的材料。
15.权利要求13或者14的半导体存储器，其中所述电荷俘获层堆叠(2)的所述第一介电层(8)具有介于4nm和6nm之间的厚度，优选5nm的厚度。
16.权利要求15的半导体存储器，其中所述电荷俘获层堆叠(2)的所述第二介电层(9)具有介于4nm和6nm之间的厚度，优选5nm的厚度。
17.权利要求16的半导体存储器，其中所述电荷俘获层堆叠(2)的所述第三介电层(10)具有介于5nm和7nm之间的厚度，优选6nm的厚度。
18.权利要求1，5或者12的半导体存储器，其中所述介电层(4)包括选自由氧化硅、氮化硅、氧化铪、氧化铝和硅酸铪组成的组中的材料。
19.权利要求1，5或者12之一的半导体存储器，其中所述介电层(4)包括具有至少3.9的介电常数的材料。
20.权利要求12或者17的半导体存储器，还包括填充了沟槽隔离填充物的沟槽(14)，所述沟槽(14)布置在所述衬底(1)中并横向地限制所述电荷俘获层堆叠(2)，所述沟槽(14)将所述存储器单元(21)的沟道区(22)分开。
21.权利要求20的半导体存储器，所述介电层(4)位于所述导电层(3)的所述顶表面和所述侧壁(23)上和在沟槽隔离填充物上。
22.权利要求21的半导体存储器，所述介电层(4)延伸到彼此相邻的存储器单元(21-1)的导电层(3)之间的凹槽中。
23.权利要求22的半导体存储器，所述字线(5-1)延伸到所述凹槽并且布置在所述凹槽中的所述介电层(4)上。
24.权利要求23的半导体存储器，其中所述介电层(4)提供在所述字线(5-1)和所述沟槽隔离填充物之间，其中所述介电层(4)与所述字线(5-1)和所述沟槽隔离填充物和所述导电层(3)接触。
25.权利要求24的半导体存储器，其中所述介电层(4)包括布置在所述导电层(3)的所述顶表面上的部分和布置在所述导电层(3)的所述侧壁(23)上的另一部分，布置在所述导电层(3)的所述顶表面上的所述部分比布置在所述导电层(3)的所述侧壁(23)上的所述另一部分厚。
26.权利要求25的半导体存储器，布置在所述导电层(3)的所述顶表面上的所述部分比布置在所述导电层(3)的所述侧壁(23)上的所述另一部分厚至少十倍。
27.权利要求25的半导体存储器，其中布置在所述导电层(3)的所述顶表面上的所述介电层(4)的所述部分包括热氧化物层。
28.权利要求25的半导体存储器，其中布置在所述导电层(3)的所述侧壁(23)上的所述介电层(4)的所述另一部分包含自然氧化物层。
29.权利要求1，5，12，17或者24之一的半导体存储器，其中所述介电层(4)包括与所述导电层(3)接触的第一介电层(11)、布置在所述介电层(4)的所述第一介电层(11)上的第二介电层(12)和布置在所述介电层(4)的所述第二介电层(12)上的第三介电层(13)。
30.权利要求29的半导体存储器，其中所述介电层(4)的所述第一介电层(11)、第二介电层(12)和第三介电层(13)的每个包含选自由氧化硅、氮化硅、氧化铪、氧化铝和硅酸铪组成的组中的材料。
31.权利要求29的半导体存储器，其中所述介电层(4)的所述第一介电层(11)、第二介电层(12)和第三介电层(13)的每个包含具有至少3.9的介电常数的材料。
32.权利要求29的半导体存储器，其中所述介电层(4)的所述第一介电层(11)具有介于3nm和5nm之间的厚度，优选4nm的厚度。
33.权利要求32的半导体存储器，其中所述介电层(4)的所述第二介电层(12)具有介于4nm和6nm之间的厚度，优选5nm的厚度。
34.权利要求33的半导体存储器，其中所述介电层(4)的所述第三介电层(13)具有介于4nm至6nm之间的厚度，优选5nm的厚度。
35.权利要求29的半导体存储器，其中所述第一介电层(11)包括位于所述导电层(3)的所述顶表面上的部分和位于所述导电层(3)的所述侧壁(23)上的另一部分，位于在所述导电层(3)的所述顶表面上的所述部分比位于在所述导电层(3)的所述侧壁(23)上的所述另一部分厚。
36.权利要求35的半导体存储器，其中位于所述导电层(3)的所述顶表面上的所述第一介电层(11)的所述部分包括热氧化物层。
37.权利要求36的半导体存储器，其中位于在所述导电层(3)的所述侧壁(23)上的所述第一介电层(11)的所述另一部分是自然氧化物层。
38.权利要求37的半导体存储器，位于所述导电层(3)的所述顶表面上的所述第一介电层(11)的所述部分比位于所述导电层(3)的所述侧壁(23)上的所述第一介电层(11)的所述另一部分厚至少十倍。
39.权利要求38的半导体存储器，其中位于在所述导电层(3)的所述侧壁(23)上的所述第一介电层(11)的所述另一部分具有小于2nm的厚度，优选1nm的厚度。
40.本权利要求39的半导体存储器，其中所述第二介电层(12)具有小于2nm的厚度，优选1nm的厚度。
41.权利要求12的半导体存储器，其中所述电荷俘获层堆叠(2)的所述第二介电层(9)包括第一部分(24)和第二部分(25)，其中所述第三介电层(10)的部分布置在所述第二介电层(9)的所述第一部分(24)和所述第二部分(25)之间。
42.权利要求1至14和30至34之一的半导体存储器，其中所述第一线(15-1)是所述衬底(1)中的线形第一掺杂区，其中所述第一掺杂区沿着所述第一方向延伸并包括第一掺杂区域(6)，其中所述第二线(15-2)是所述衬底(1)中的线形第二掺杂区，其中所述第二掺杂区沿着所述第一方向延伸和包括所述第二掺杂区域(7)。
43.权利要求42的半导体存储器，还包括第一金属线(26-1)和第二金属线(26-2)，所述第一金属线(26-1)和第二金属线(26-2)沿着所述第一方向延伸并且位于离所述衬底(1)的顶表面一定距离的位置；至少四导电塞(27)，第一导电塞(27-1)将所述第一线(15-1)连接至所述第一金属线(26-1)；第二导电塞(27-2)将所述第一线(15-1)连接至所述第一金属线(26-1)；至少三条字线(5-1，5-2，5-3)布置在所述第一导电塞(27-1)和所述第二导电塞(27-2)之间；第三导电塞(27-3)将所述第二线(15-2)连接至所述第二金属线(26-2)；第四导电塞(27-4)将所述第二线(15-2)连接至所述第二金属线(26-2)；布置在所述第三导电塞(27-3)和所述第四导电塞(27-4)之间的至少三条字线(5-1，5-2，5-3)。
44.权利要求43的半导体存储器，还包括连接到所述第二线(15-2)和所述字线(5-1)以及第三线(15-3)的另一存储单元(21-2)，所述第三线(15-3)沿着所述第二方向延伸。
45.权利要求24，25，26，27，28，35，36，37，38，39或者40之一的半导体存储器，还包括第一布线层和第二布线层，其中所述第一布线层位于离所述衬底(1)的顶表面一段距离的位置；其中所述第二布线层位于所述第一布线层和所述衬底(1)的所述顶表面之间；其中所述第一线(15-1)布置在所述第一布线层中并且其中，所述第二线(16-1)布置在所述第二布线层中。
46.权利要求45的半导体存储器，还包括第一导电塞(18-1)，所述第一导电塞(18-1)将所述第一线(15-1)连接至所述第一掺杂区域(6)。
47.权利要求46的半导体存储器，还包括第二导电塞(17-1)，所述第二导电塞(17-1)将所述第二线(16-1)连接至所述第二掺杂区域(7-1)。
48.权利要求47的半导体存储器，还包括另一存储单元(21-3)、第三线(15-2)和第四线(16-2)，其中所述第三线(15-2)和所述第四线(16-2)沿着所述第一方向延伸，所述另一存储单元(21-3)连接到所述字线(5-1)和所述第三线(15-2)以及第四线(16-2)。
49.一种用于形成半导体存储器的方法，该方法包括提供衬底(1)；形成至少一个存储单元(21-1)，其中形成所述至少一个存储单元(21-1)包括所述衬底(1)中形成第一掺杂区域(6)和形成第二掺杂区域(7)，所述第一(6)和第二掺杂区域(7)通过沟道区(22)彼此分开；在所述衬底(1)上形成电荷俘获层堆叠(2)，所述电荷俘获层堆叠(2)覆盖所述第一掺杂区域(6)的至少一部分、所述第二掺杂区域(6)的至少一部分和所述沟道区(22)的至少一部分；在所述电荷俘获层堆叠(2)上形成图案化导电层(3)；在所述导电层(3)的顶表面上和在所述导电层(3)的侧壁(23)上形成介电层(4)；沿着第一方向形成第一线(15-1)，所述第一线(15-1)连接至所述第一掺杂区域(6)，以及沿着第一方向形成第二线(15-2，16-1)，所述第二线(15-2，16-1)连接至所述第二掺杂区域(7)；沿着第二方向形成字线(5-1)，所述字线(5-1)的一部分布置在所述介电层(4)上。
50.权利要求49的方法，其中形成所述介电层(4)包括在所述电荷俘获层堆叠(2)的一部分上形成所述介电层(4)，所述部分位于彼此相邻的存储器单元(21-1)的导电层(3)之间。
51.权利要求50的方法，其中形成所述介电层(4)包括将所述介电层(4)沉积到彼此相邻的存储器单元(21-1)的导电层(3)之间的凹槽中。
52.权利要求51的方法，其中形成延伸到所述凹槽并覆盖所述凹槽中的所述介电层(4)的字线(5-1)。
53.权利要求49的方法，其中所述导电层(3)包括n掺杂多晶硅、p掺杂多晶硅和金属之一。
54.权利要求53的方法，其中所述金属选自Al、Co、Cr、Fe、In、Ir、Hf、Mg、Mo、Mn、Ni、Pd、Pt、La、Os、Nb、Rh、Re、Ru、Sn、Ta、Ti、V、W、Y、和Zr的组。
55.权利要求49的方法，其中所述字线(5-1)包括n掺杂多晶硅、p掺杂多晶硅和金属中的一种。
56.权利要求55的方法，其中所述金属选自Al、Co、Cr、Fe、In、Ir、Hf、Mg、Mo、Mn、Ni、Pd、Pt、La、Os、Nb、Rh、Re、Ru、Sn、Ta、Ti、V、W、Y、和Zr的组。
57.权利要求49的方法，其中所述电荷俘获层堆叠(2)包括选自由氧化硅、氮化硅、氧化铪、氧化铝和硅酸铪组成的组中的材料。
58.权利要求49的方法，其中形成包括具有至少3.9的介电常数的材料的所述电荷俘获层堆叠(2)。
59.权利要求49的方法，其中形成所述电荷俘获层堆叠(2)包括在所述衬底(1)上形成第一介电层(8)，在所述第一介电层(8)上形成第二介电层(9)和在所述第二介电层(9)上形成第三介电层(10)。
60.权利要求59的方法，其中所述第一介电层(8)和所述第三介电层(10)的每个包含选自由氧化硅和硅酸铪组成的组中的材料；和所述第二介电层(9)包括选自由氮化硅、氧化铪和氧化铝组成的组中的材料。
61.权利要求59的方法，其中所述第一介电层(8)、第二介电层(9)和第三介电层(10)的每个都包含具有至少3.9的介电常数的材料。
62.权利要求60和61之一的方法，其中形成所述电荷俘获层堆叠(2)的所述第一介电层(8)包括形成具有介于4nm和6nm之间的厚度，优选5nm的厚度的所述第一介电层(8)。
63.权利要求62的方法，其中形成所述电荷俘获层堆叠(2)的所述第二介电层(9)包括形成具有介于4nm和6nm之间的厚度，优选5nm的厚度的所述第二介电层(9)。
64.权利要求63的方法，其中形成所述电荷俘获层堆叠(2)的所述第三介电层(10)包括形成具有介于5nm和7nm之间的厚度，优选6nm的厚度的所述第三介电层(10)。
65.权利要求49，52和59之一的方法，其中形成所述介电层(4)包括形成包括选自由氧化硅、氮化硅、氧化铪、氧化铝和硅酸铪组成的组中的材料的所述介电层(4)。
66.权利要求49，52和59之一的方法，其中形成所述介电层(4)包括形成包括具有至少3.9的介电常数的材料的所述介电层(4)。
67.权利要求59和64之一的方法，还包括在所述衬底(1)和在彼此靠近的存储器单元(21)的沟道区(22)之间的所述电荷俘获层堆叠(2)中形成沟槽(14)和用沟槽隔离填充物填充所述沟槽(14)。
68.权利要求67的方法，其中形成所述介电层(4)包括在所述导电层(3)的所述顶表面和所述侧壁(23)上和在所述沟槽隔离填充物上形成所述介电层(4)。
69.权利要求68的方法，其中形成所述介电层(4)包括将所述介电层(4)沉积到彼此靠近的存储器单元(21-1)的导电层(3)之间的凹槽中。
70.权利要求69的方法，其中形成延伸到所述凹槽并覆盖所述凹槽中的所述介电层(4)的字线(5-1)。
71.权利要求70的方法，其中形成所述介电层(4)包括在所述导电层(3)的所述顶表面上形成所述介电层(4)的一部分，所述部分具有第一厚度；和在所述导电层(3)的所述侧壁(23)上形成所述介电层(4)的另一部分，所述另一部分具有第二厚度；第一厚度比第二厚度大。
72.权利要求71的方法，其中所述第一厚度比所述第二厚度大至少十倍。
73.权利要求71的方法，所述导电层(3)的所述顶表面上的所述介电层(4)的所述部分包括热氧化物层。
74.权利要求25的方法，在所述导电层(3)的所述侧壁(23)上的所述介电层(4)的所述另一部分是自然氧化物层。
75.权利要求49，52，59，64或者70之一的方法，其中形成所述介电层(4)包括在所述导电层(3)上形成第一介电层(11)，在所述第一介电层(11)上形成第二介电层(12)和在所述第二介电层(12)上形成第三介电层(13)。
76.权利要求75的方法，其中所述介电层(4)的所述第一介电层(11)、第二介电层(12)和第三介电层(13)的每个都包含选自由氧化硅、氮化硅、氧化铪、氧化铝和硅酸铪组成的组中的材料。
77.权利要求75的方法，其中所述介电层(4)的所述第一介电层(11)、第二介电层(12)和第三介电层(13)的每个都包含具有至少3.9的介电常数的材料。
78.权利要求75的方法，其中形成所述介电层(4)的所述第一介电层(11)包括形成具有介于3nm和5nm之间的厚度，优选11nm的厚度的所述第一介电层(11)。
79.权利要求78的方法，其中形成所述介电层(4)的所述第二介电层(12)包括形成具有介于4nm和6nm之间的厚度，优选5nm的厚度的所述第二介电层(12)。
80.权利要求79的方法，其中形成所述介电层(4)的所述第三介电层(13)包括形成具有介于4nm和6nm之间的厚度，优选5nm的厚度的所述第三介电层(13)。
81.权利要求75的方法，其中在所述导电层(3)上形成所述介电层(4)的所述第一介电层(11)包括在所述导电层(3)的所述顶表面上形成所述第一介电层(11)的一部分，所述部分具有第一厚度；在所述导电层(3)的所述侧壁(23)上形成所述第一介电层(11)的另一部分，所述另一部分具有第二厚度；第一厚度比第二厚度大。
82.权利要求81的方法，所述导电层(3)的所述顶表面上的所述第一介电层(11)的所述部分包括热氧化物层。
83.权利要求82的方法，在所述导电层(3)的所述侧壁(23)上的所述第一介电层(11)的所述另一部分是自然氧化物层。
84.权利要求83的方法，所述导电层(3)的所述顶表面上的所述第一介电层(11)的所述另一部分的所述第二厚度比在所述导电层(3)的侧壁(23)上的所述第一介电层(11)的所述部分的所述第一厚度高至少十倍。
85.权利要求84的方法，所述第一介电层(11)的所述部分具有低于2nm的厚度，优选1nm的厚度。
86.权利要求85的方法，所述介电层(4)的所述第二介电层(9)具有低于2nm的厚度，优选1nm的厚度。
87.权利要求59的方法，其中形成所述电荷俘获层堆叠(2)包括形成所述第二介电层(9)以便获得所述第二介电层(9)的第一部分(24)和第二部分(25)，其中形成所述电荷俘获层堆叠(2)的所述第三介电层(10)包括填充布置在所述第二介电层(9)的所述第一部分(24)和所述第二部分(25)之间的凹槽。
88.权利要求49至61和76至80中任一项的方法，其中形成所述第一线(15-1)包括在所述衬底(1)中掺杂第一区域，所述第一区域沿着所述第一方向延伸，和形成所述第二线(15-2，16-1)包括在所述衬底(1)中掺杂第二区域，所述第二区域沿着所述第一方向延伸。
89.权利要求88的方法，其中形成所述第一线(15-1)包括在所述衬底(1)中形成所述第一掺杂区域(6)，其中形成所述第二线(15-2，16-1)包括在所述衬底(1)中形成所述第二掺杂区域(7)。
90.权利要求89的方法，还包括形成沿着所述第二方向延伸的多条字线(5-1)；在所述衬底(1)的顶表面之上形成第一金属线(26-1)和第二金属线(26-2)，所述第一金属线(26-1)和第二金属线(26-2)沿着所述第一方向延伸；形成第一导电塞(27-1)，所述第一导电塞(27-1)将所述第一线(15-1)连接至所述第一金属线(26-1)；形成第二导电塞(27-2)，所述第二导电塞(27-2)将所述第一线(25-1)连接至所述第一金属线(26-1)；其中至少三条字线(5-1)布置在所述第一导电塞(27-1)和所述第二导电塞(27-2)之间；形成第三导电塞(27-3)，所述第三导电塞(27-3)将所述第二线(15-2)连接至所述第二金属线(26-2)；形成第四导电塞(27-4)，所述第四导电塞(27-4)将所述第二线(15-2)连接至所述第二金属线(26-2)；其中至少三条字线(5-1)布置在所述第三导电塞(27-3)和所述第四导电塞(27-4)之间。
91.权利要求70至74和81至86中任一项的方法，其中所述第一线(15-1)形成在位于所述衬底(1)的顶表面上的所述半导体存储器的第一布线层中，其中所述第二线(15-2，16-1)形成在位于所述衬底(1)的所述顶表面和所述第一布线层之间的所述半导体存储器的第二布线层中。
92.权利要求91的方法，还包括形成第一导电塞(18)，所述第一导电塞(18)将所述第一线(15-1)连接至所述第一掺杂区域(6)；和形成第二导电塞(17)，所述第二导电塞(17)连接所述第二线(16-1)和所述第二掺杂区域(7)。
93.权利要求88或者89的方法，其中形成所述第一线(15-1)和形成所述第二线(15-2)包括除去所述导电层(3)的一部分，从而暴露所述电荷俘获层堆叠(2)的一个区域，所述电荷俘获层堆叠(2)的所述区域沿着第一方向延伸；掺杂所述衬底(1)，其中所述导电层(3)防止掺杂剂进入被所述导电层(3)覆盖的区域之上的所述衬底(1)内；其中形成所述介电层(4)包括热氧化所述导电层(3)的表面；其中形成所述字线(5-1)包括在所述电荷俘获层堆叠(3)的所述暴露区域上和在所述介电层(4)上沉积多晶硅层和刻蚀所述多晶硅层，所述介电层(4)和所述导电层(3)沿着第二方向。
94.一种用于操作根据权利要求1至48之一的半导体存储器的方法，包括提供具有至少一个存储单元(21-1)的根据权利要求1至48之一的半导体存储器；操作所述存储单元(21-1)包括编程所述存储单元(21-1)，其中编程包括编程第一位，其包括将第一编程电压施加至所述第二掺杂区域(7)和将第二编程电压施加至所述字线(5-1)以及将所述第一掺杂区域(6)接地，从而引起热电子注入到所述电荷俘获层堆叠(3)的第一电荷存储区域(20)，所述第一电荷存储区域(20)布置在所述第二掺杂区域(7)附近，从而在所述第一电荷存储区域(20)中编程所述第一位；编程第二位，其包括将第三编程电压施加至所述第一掺杂区域(6)和将第四编程电压施加至所述字线(5-1)以及将所述第二掺杂区域(7)接地，从而引起热电子注入到所述电荷俘获层堆叠(3)的第二电荷存储区域(19)，所述第二电荷存储区域(19)布置在所述第一掺杂区域(6)的附近，从而在所述第二电荷存储区域(19)中编程所述第二位。
95.根据权利要求94的方法，其中操作所述半导体存储器包括擦除所述第一位，擦除所述第一位包括将第一擦除电压施加至字线(5-1)和将第二擦除电压施加至所述第二掺杂区域(7)，从而引起热空穴注入到所述第一电荷存储区域(20)，从而擦除所述第一位。
96.根据权利要求95的方法，其中操作所述半导体存储器包括擦除所述第二位，擦除所述第二位包括将第三擦除电压施加至字线(5-1)和将第四擦除电压施加至所述第一掺杂区域(6)，从而引起热空穴注入到所述第二电荷存储区域(20)，从而擦除所述第二位。
97.根据权利要求96的方法，其中操作所述半导体存储器包括读取所述存储单元(21-1)，其中读出所述存储单元(21-1)的所述第一位，其包括将第一读取电压施加至所述第一掺杂区域(6)和将第二读取电压施加至字线(5-1)和将所述第二掺杂区域(7)接地；随后检测所述第二掺杂区域(7)和所述第一掺杂区域(6)之间的第一电流；确定是否所述第一电流低于第一阈值电流；如果所述第一电流低于所述第一阈值电流则输出对应于待编程的所述第一位的信号；如果所述第一电流高于所述第一阈值电流则输出对应于待擦除的所述第一位的信号；读出所述存储单元(21-1)的所述第二位，其包括将第三读取电压施加至所述第二掺杂区域(7)和将第四读取电压施加至字线(5-1)和将所述第一掺杂区域(6)接地；随后检测所述第一掺杂区域(6)和所述第二掺杂区域(7)之间的第二电流；确定是否所述第二电流低于第二阈值电流；如果所述第二电流低于所述第二阈值电流则输出对应于待编程的所述第二位的信号；如果所述第二电流高于所述第二阈值电流则输出对应于待擦除的所述第二位的信号。
98.一种用于操作根据权利要求1至48之一的半导体存储器的方法，包括提供具有至少一个存储单元(21-1)的根据权利要求1至48之一的半导体存储器；操作所述存储单元(21-1)包括编程所述存储单元(21-1)，其中编程包括编程第一位，其包括将第一编程电压施加至所述第二掺杂区域(7)和将第二编程电压施加至所述字线(5-1)以及将所述第一掺杂区域(6)接地，从而引起热空穴注入到所述电荷俘获层堆叠(3)的第一电荷存储区域(20)，所述第一电荷存储区域(20)布置在所述第一掺杂区域(7)的附近，从而在所述第一电荷存储区域(20)中编程所述第一位；编程第二位，其包括将第三编程电压施加至所述第一掺杂区域(6)和将第四编程电压施加至所述字线(5-1)以及将所述第二掺杂区域(7)接地，从而引起热空穴注入到所述电荷俘获层堆叠(3)的第二电荷存储区域(19)，所述第二电荷存储区域(19)布置在所述第一掺杂区域(6)的附近，从而在所述第二电荷存储区域(19)中编程所述第二位。
99.根据权利要求98的方法，其中操作所述存储单元(21-1)包括擦除所述第一位，擦除所述第一位包括将第一擦除电压施加至所述字线(5-1)，从而引起电子的福勒诺德海姆隧穿到所述电荷存储区域(20)中，从而擦除所述第一位。
100.根据权利要求99的方法，其中操作所述存储单元(21-1)包括擦除所述第二位，擦除所述第二位，其包括将第二擦除电压施加至所述字线(5-1)，从而引起电子的福勒诺德海姆隧穿到所述第二电荷存储区域(20)，从而擦除所述第二位。
101.根据权利要求100的方法，其中操作所述半导体存储器包括读取所述存储单元(21-1)，其中读取所述第一位，其包括将第一读取电压施加至所述第二掺杂区域(7)和将第二读取电压施加至字线(5-1)；随后检测所述第一掺杂区域(6)和所述第二掺杂区域(7)之间的第一电流；确定是否所述第一电流低于第一阈值电流；如果所述第一电流低于所述第一阈值电流则输出对应于待编程的所述第一位的信号；如果所述第一电流高于所述第一阈值电流则输出对应于待擦除的所述第一位的信号；和其中读取所述第二位，其包括将第三读取电压施加至所述第一掺杂区域(6)和将第四读取电压施加至所述字线(5-1)；随后检测所述第一掺杂区域(7)和所述第一掺杂区域(6)之间的第二电流；确定是否所述第二电流低于第二阈值电流；如果所述第二电流低于所述第二阈值电流则输出对应于待编程的所述第二位的信号；如果所述第二电流高于所述第二阈值电流则输出对应于待擦除的所述第二位的信号。
102.一种用于操作根据权利要求20至31，35至41和45至49之一的半导体存储器的方法，包括提供具有至少一个存储单元(21-1)的根据权利要求20至31，35至41和45至49之一的半导体存储器；操作所述存储单元(21-1)包括编程所述存储单元(21-1)，其中编程包括编程第一位，其包括将第一电荷俘获层堆叠(2)编程电压施加至所述第二掺杂区域(7)和将第二电荷俘获层堆叠(2)编程电压施加至所述字线(5-1)以及将所述第一掺杂区域(6)接地，从而引起热电子注入到所述电荷俘获层堆叠(3)的第一电荷存储区域(19)，所述第一电荷存储区域(19)布置在所述第二掺杂区域(7)的附近，从而在所述第一电荷存储区域(20)中编程所述第一位；编程第二位，其包括将第三电荷俘获层堆叠(2)编程电压施加至所述第一掺杂区域(6)和将第四电荷俘获层堆叠编程电压施加至所述字线(5-1)以及将所述第二掺杂区域(7)接地，从而引起热电子注入到所述电荷俘获层堆叠(3)的第二电荷存储区域(19)，所述第二电荷存储区域(19)布置在所述第一掺杂区域(6)的附近，从而在所述第二电荷存储区域(19)中编程所述第二位；编程第三位，其包括如下步骤将导电层(3)编程电压施加到字线(5-1)，从而引起电子从所述字线(5-1)福勒诺德海姆隧穿到所述导电层(3)，从而在所述导电层(3)中编程所述第三位。
103.根据权利要求102的方法，其中操作所述半导体存储器包括擦除所述第一位，其中擦除所述第一位包括将第一电荷俘获层堆叠(3)擦除电压施加至所述字线(5-1)和将第二电荷俘获层堆叠(3)擦除电压施加至第二掺杂区域(7)，并从而引起热空穴注入到所述第一电荷存储区域(20)并从而擦除所述第一位。
104.根据权利要求103的方法，其中操作所述半导体存储器包括擦除所述第二位，其中擦除所述第二位包括将第三电荷俘获层堆叠(3)擦除电压施加至所述字线(5-1)和将第四电荷俘获层堆叠(3)擦除电压施加至所述第一掺杂区域(6)，并从而引起热空穴注入到所述第二电荷存储区域(20)并从而擦除所述第二位。
105.根据权利要求104的方法，其中操作所述半导体存储器包括擦除所述第三位。
106.根据权利要求105的方法，其中擦除所述第三位包括将第一导电层擦除电压施加至所述字线(5-1)。
107.根据权利要求106的方法，其中擦除所述第三位包括将第二导电层擦除电压施加至所述衬底(1)。
108.根据权利要求107的方法，其中操作所述半导体存储器包括读取所述存储单元(21-1)，包括将第一读取电压施加至所述第一掺杂区域(6)和将第二读取电压施加至所述字线(5-1)；并随后检测所述第二掺杂区域(7)和所述第一掺杂区域(6)之间的第一电流；将第三读取电压施加至所述第一掺杂区域(6)和将第四读取电压施加至所述字线(5-1)；并随后检测所述第二掺杂区域(7)和所述第一掺杂区域(6)之间的第二电流；将第五读取电压施加至所述第一掺杂区域(6)和将第六读取电压施加至所述字线(5-1)；并随后检测所述第二掺杂区域(7)和所述第一掺杂区域(6)之间的第三电流；将第七读取电压施加至所述第一掺杂区域(6)和将第八读取电压施加至所述字线(5-1)；并随后检测所述第二掺杂区域(7)和所述第一掺杂区域(6)之间的第四电流；确定是否所述第一电流低于第一阈值电流；确定是否所述第二电流低于第二阈值电流；确定是否所述第三电流低于第三阈值电流；确定是否所述第四电流低于第四阈值电流；如果所述第一电流高于所述第一阈值电流则输出指示擦除所述第一位和编程所述第三位的信号；如果所述第二电流高于所述第二阈值电流和所述第一电流低于所述第一阈值电流则输出指示编程所述第一位和编程所述第三位的信号；如果所述第二电流低于所述第二阈值电流和所述第三电流高于所述第三阈值电流则输出指示擦除所述第一位和擦除所述第三位的信号；如果所述第四电流高于所述第四阈值电流和如果所述第三电流降低于所述第三阈值电流则输出指示编程所述第一位和擦除所述第三位的信号。
全文摘要
具有多个存储器单元的半导体存储器，其具有衬底，至少一条字线，第一线和第二线，其中所述存储器单元包括在衬底内的第一掺杂区域和第二掺杂区域，在第一掺杂区域和第二掺杂区域之间的衬底中的沟道区，在衬底上、沟道区上、第一掺杂区域的一部分上和第二掺杂区域的一部分上的电荷俘获层堆叠。每个存储单元还包括在电荷俘获层堆叠上的导电层，该导电层是电浮动的。介电层在导电层的顶表面上和在导电层的侧壁上。第一线沿第一方向延伸并与第一掺杂区域连接，第二线沿第一方向延伸并连接到第二掺杂区域。至少一条字线沿第二方向延伸并布置在介电层上。
文档编号H01L21/336GK1905197SQ20061012639
公开日2007年1月31日 申请日期2006年7月28日 优先权日2005年7月29日
发明者W·勒斯纳, F·霍夫曼, M·施佩希特 申请人:奇梦达股份公司