专利名称：半导体结构及其制造方法
技术领域：
本发明一般涉及半导体衬底。更具体地说，本发明涉及具有多个结晶取向的半导体衬底。
背景技术：
随着半导体技术的发展和半导体器件尺寸的减小，制造半导体结构时需要另外考虑各种效应的优点。载流子效应尤其重要，因为它们常影响半导体器件的工作参数，例如截止电流，导通电流，驱动电流，饱和电压，切换电压等。
最近的热点集中在半导体衬底结晶取向对半导体器件性能的影响上。不同的结晶取向通常具有不同的物理和电性能，例如载流子密度和压电电阻系数。根据这些不同的物理和电性能，一种发展趋势涉及为了在单个半导体器件中促进或最优化特定的电性能，选择特定的半导体衬底结晶取向。
作为实例，Nobel等人在美国专利No.6,580,154中提供了一种方法和所得结构，其提供了位于(110)硅半导体衬底结晶取向平面的横向上的半导体器件以增强在<110>方向上的导电性。在空穴载流子迁移率方面也实现了增强的导电性。另外，Guarini等人在美国专利No.6,830,962中提供了一种用于制造具有多个结晶取向的半导体衬底的方法。该方法采用具有不同结晶取向的顶和底半导体层的绝缘体上半导体衬底。该方法还采用了选择表面蚀刻工艺，外延生长工艺和氧注隔离(SIMOX)工艺以提供具有多个结晶取向的半导体衬底。最后，Yeo等人在公开No.2004/0195646中提供了用于形成具有不同结晶取向的绝缘体上硅半导体衬底的方法。该方法利用了非晶硅层的重结晶。
所希望的是允许多个半导体结构和器件位于单个半导体衬底的多个结晶取向上的另外的方法和结构。
发明内容
本发明提供一种功用增强的半导体结构。本发明还提供用于制造半导体结构的一般方法，以及用于制造半导体结构的具体实施例的具体方法。
本发明的半导体结构包括衬底，该衬底又包括介质表面。该半导体结构还包括位于介质表面上的第一取向的第一表面半导体层。最后，该半导体结构还包括位于介质表面上与第一表面半导体层横向分开的叠层。该叠层包括(1)位于较接近介质表面的掩埋半导体层；以及(2)位于掩埋半导体层上并且不与其接触的不同于第一取向的第二取向的第二表面半导体层。
本发明的非限制性实施例还提供第一取向的掩埋半导体层。非限制性实施例还包括插入掩埋半导体层和第二表面半导体层之间的掩埋介质层。
本发明的半导体结构提供具有两个分开结晶取向的两个分开表面半导体层。这样的半导体结构允许在两个分开表面半导体层上出现不同的半导体器件和半导体结构。可以根据两个分开结晶取向最优化不同的器件和结构。
本发明还提供用于制造半导体结构的一般方法。
一般方法提供用于在衬底的介质表面上制造横向分开的(1)第一取向的第一表面半导体层；以及(2)叠层，包括在介质表面上形成的掩埋半导体层和在掩埋半导体层上形成并且不与其接触的不同于第一取向的第二取向的第二表面半导体层。
因此，一般方法通常对应于本发明的半导体结构。
本发明还提供源于本发明的非限制性实施例的更详细的方法。
更详细的方法首先提供包括介质表面的衬底，所述介质表面具有在其上形成的第一取向的第一半导体层。该方法接着利用接合层将不同于所述第一取向的第二取向的第二半导体层接合到所述第一半导体层。该方法接着构图所述第二半导体层，接合层和第一半导体层以形成在所述介质表面上横向分开的第一叠层和第二叠层，每个叠层都包括构图第二半导体层，构图接合层和构图第一半导体层。该方法接着从所述第二叠层而不是所述第一叠层剥离所述构图第二半导体层和所述构图接合层以暴露所述第二叠层的所述构图第一半导体层。该方法最后将所述第二叠层的所述构图第一半导体层外延增加到所述第一叠层的所述构图第二半导体层的高度。
在前述更具体的方法中，接合层优选包括介质材料。本发明的半导体衬底没有受前述更具体的方法的限制，因为其制造方法源于特别的非限制性实施例。相反，根据本发明或本发明的具体的非限制性实施例，以不同顺序的可选层叠，分层，减薄和外延方法没有排除在制造半导体结构的方法之外。
在对优选实施例的描述内容中将理解本发明的目的特征和优点，如随后列出的。在构成本公开的材料部分的附图内容中会明白对优选实施例的描述，其中图1-11示出了一系列截面示意图，图示了根据本发明的优选实施例制造半导体结构的发展进程的结果。
图12示出了对于位于没有根据本发明(常规绝缘体上半导体器件)和根据本发明的一系列半导体衬底上的一系列场效应晶体管，截止电流对导通电流的计算机模拟图。
图13示出了对于位于没有根据本发明(常规绝缘体上半导体器件)和根据本发明的一系列半导体衬底上的一系列场效应晶体管，阈值电压(在饱和模式中)对栅极长度的计算机模拟图。
图14示出了对于位于没有根据本发明(常规绝缘体上半导体器件)和根据本发明的一系列半导体衬底上的一系列场效应晶体管，漏极感应势垒降低对栅极长度的计算机模拟图。
具体实施例方式
本发明提供一种功用增强的半导体结构以及用于制造该半导体结构的方法。
图1-11示出了一系列截面示意图，图示了根据本发明的优选实施例制造半导体结构的发展进程的结果。
具体地，图1示出了包括位于衬底10的表面上的掩埋介质层12的衬底10。第一半导体层14位于掩埋介质层12上。最后，接合层16位于第一半导体层14上。
虽然本发明没有必要限制衬底10为半导体衬底，但是优选衬底10为半导体衬底。衬底10可以广泛地由导体材料，半导体材料或介质材料形成，只要(1)第一半导体层14包括具有指定的第一结晶取向的半导体材料；以及(2)第一半导体层14位于例如由掩埋介质层12提供的介质表面上。当衬底10包括介质材料时可以选择性地提供这样的介质表面。当衬底10包括半导体材料时，其可以包括但不仅限于如下的半导体材料硅，锗，硅锗合金，碳化硅，碳化硅锗合金或化合物(即III-V或II-VI，包括但不仅限于砷化镓，砷化铟和磷化铟)半导体材料。所包括的半导体材料还可以结合合适的掺杂剂。更优选，衬底10包括硅，或硅锗合金半导体材料。衬底10优选具有约1到约2毫米的厚度，但是本发明并不限于此。
当衬底10包括硅半导体材料或硅锗合金半导体材料时，掩埋介质层12优选包括氧化物介质材料。还可以利用其它常规介质材料。非限制性实例包括氮化物介质材料和氧氮化物介质材料。优选，掩埋介质层12具有从约1000到约15000埃的厚度。
此外，虽然没有具体限制，但是第一半导体层14还优选包括硅半导体材料或硅锗合金半导体材料。本发明还可以实践为这样的第一半导体层14，其包括锗半导体材料，碳化硅半导体材料，碳化硅锗合金半导体材料或化合物半导体材料(根据上述对衬底10的公开)。优选，第一半导体层14具有从约50到约100埃的厚度。在本发明的内容中，第一半导体层14具有第一结晶取向(可选地指“第一取向”)。第一结晶取向可以选自任何几个常规或非常规结晶取向。为了本发明中的说明目的，第一结晶取向可以是(001)，(011)，(100)，(110)或(111)结晶取向。可选结晶取向，虽然不常用，但是没有排除在此实施例或本发明之外。
本发明优选利用衬底10包括指定结晶取向的硅，锗或硅锗合金半导体材料；(2)掩埋介质层12包括氧化物或氮化物；以及(3)第一半导体层14包括对应的具有指定结晶取向的硅，锗或硅锗合金半导体材料。在此实施例中，指定结晶取向是第一结晶取向。
前述衬底10，掩埋介质层12和第一半导体层14的叠层被看作绝缘体上半导体衬底。可以利用常规的技术方法制造这样的绝缘体上半导体衬底。这些方法可以包括但不仅限于(1)层叠和转移方法；以及(2)离子注入和退火方法，例如氧注隔离(SIMOX)方法。还可以利用可选的方法。
接合层16可以包括任何几种接合材料，但是优选包括还用作介质材料的氧化物接合材料。其优选包括本质上由或由包括第一半导体层14的半导体材料的氧化物构成。氮化物和氧氮化物，虽然不常用，但是可以在特定情况下提供可行的发明。一般地，接合层16包括氧化硅，氧化锗或硅锗合金氧化物。任何前述氧化物材料都可以利用热氧化方法形成。可选地氧化物，氮化物或氧氮化物沉积方法，可以包括，但不仅限于化学气相沉积方法，热氧化和物理气相沉积方法，以及更特殊的原子层沉积方法。优选，接合层16具有从约20到约50埃的厚度。本发明没有限制接合层16的厚度在上述范围内。
图1还示出了第二半导体衬底18。虽然其图示为体半导体衬底，但是此实施例和本发明都不受此限制。此实施例和本发明可以利用第二半导体衬底为体半导体衬底，绝缘体上半导体衬底或可选地常规或非常规层叠半导体衬底。
如图1所示，第二半导体衬底18具有包括在其厚度内的破裂面19。提供破裂面19用于随后第二半导体衬底18的减薄。可以在第二半导体衬底18中，通过破裂引起材料的深度特定覆盖注入引起破裂面19。氢或含氢破裂引起材料较普通，但是没有限制在此实施例的内容中。另外，通常此实施例和本发明都没有限制第二半导体衬底18具有破裂面19。可选地还可以采用蚀刻和抛光方法用于第二半导体衬底18的最后减薄。这样的方法包括，但不仅限于湿化学蚀刻方法，干等离子体蚀刻方法，机械抛光方法和化学机械抛光方法。
图2与图1相关，但是具有一个例外，即接合层16位于第二半导体衬底18上而不是第一半导体层14上。本发明可行的具有如图1示出的两个衬底，如图2示出的两个衬底，或可选地接合层位于一对起始衬底中的一对半导体层或半导体衬底表面的每个上。后面的实施例没有在附图中具体示出。在此实施例的内容中，这样的实施例将在第一半导体层14和第二半导体衬底18的每个上提供接合层。
图3示出了接合图1或图2中示出的两个衬底后的结果。接合层16用作界面接合层。优选在约300℃到约500℃的温度下进行约30分钟到约20小时的退火周期执行接合。可以施加最小的或名义上的物理接合压力，但是优选不要求。优选在包括氮，氦，氩，氪和/或氙的惰性气体中进行接合。
图4首先示出了位于接合层16上的第二半导体层18’。从第二半导体衬底18沿破裂面19的裂开所得第二半导体层18’。如上所注意的，当由此形成第二半导体层18’时，还可以使用可选的方法用于减薄第二半导体衬底18。第二半导体层18’具有从约100到约700埃的厚度，虽然此实施例没有具体限制在此厚度范围内。
图4还示出了位于第二半导体层18’上的硬掩膜层20。硬掩膜层20可以包括在半导体制造工艺中普通的硬掩膜材料。它们优选包括，但不仅限于氮化硅材料和氧氮化硅材料。优选硬掩膜层20具有从约100到约200埃的厚度。可以利用常规技术方法形成硬掩膜层20。非限制性实例包括化学气相沉积方法和物理气相沉积方法。
图4最后示出了位于硬掩膜层20上的横向分开的构图第一光致抗蚀剂层对22a和22b。调整构图第一光致抗蚀剂层对22a和22b的尺寸以最终提供适合于随后在其中形成的亚微米器件和结构的尺寸的构图半导体层台。构图第一光致抗蚀剂层对22a和22b可以包括正光致抗蚀剂材料，负光致抗蚀剂材料或混合光致抗蚀剂材料。优选，构图第一光致抗蚀剂层对22a和22b的每一个具有从约2000到约10000埃的厚度。利用在半导体制造技术中一般常规的涂覆，曝光和显影方法和材料形成光致抗蚀剂层。
图5示出了位于掩埋介质层12上的构图叠层对21a和21b。构图叠层21a和21b包括(由内向外)(1)位于掩埋介质层12上的构图第一半导体层对14a和14b；(2)位于构图第一半导体层对14a和14b上并对准的构图接合层对16a和16b；(3)位于构图接合层对16a和16b上并对准的构图第二半导体层对18a和18b；以及(4)位于构图第二半导体层对18a和18b上并对准的构图硬掩膜层对20a和20b。在构图叠层对21a和21b中，构图第二半导体层对18a和18b的每一个都这样位于构图第一半导体层对14a和14b上，但不与其接触。
由对应的第一半导体层14，接合层16，第二半导体层18和硬掩膜层20构图构图叠层对21a和21b。构图第一光致抗蚀剂层对22a和22b用作掩膜并且掩埋介质层12用作蚀刻停止层。优选各向异性蚀刻方法，因为其避免了构图叠层21a和21b的钻蚀。各向异性蚀刻方法可以包括，但不仅限于如反应离子蚀刻但不仅限于此的化学辅助蚀刻；或如离子束蚀刻但不仅限于此的物理蚀刻。
在前述构图后，图5还示出了从构图硬掩膜层对20a和20b剥离构图第一光致抗蚀剂层对22a和22b的结果。可以利用在半导体制造技术中常规的方法和材料剥离构图第一光致抗蚀剂层对22a和22b。这些方法包括但不仅限于湿化学蚀刻方法和材料，干等离子体蚀刻方法和材料及其组合。
图6首先示出了插入构图叠层对21a和21b之间并且与之横向相邻并邻接的一系列介质隔离层24a，24b和24c。一系列介质隔离层24a，24b和24c有意帮助电隔离在构图叠层对21a和21b中的半导体层。一系列介质隔离层24a，24b和24c优选包括氧化硅介质材料。本发明还旨在可选地利用其它介质材料。这些可选的介质材料可以包括但不仅限于氮化硅，氧氮化硅，氟硅玻璃，碳化硅，碳掺杂氧化硅，硅酸盐旋涂玻璃和硅倍半氧烷旋涂玻璃介质材料，以及其叠层和复合物。
如图6中所示，一系列介质隔离层24a，24b和24c与构图硬掩膜层对20a和20b共面。这在本发明中没有要求，而是介质隔离层可以可选地整个覆盖构图叠层对21a和21b，并且在每个构图硬掩膜层对20a和20b上提供约200到约1000埃的厚度。虽然如此，根据图6，优选利用覆层沉积和平整化方法形成一系列介质隔离层24a，24b和24c。可以利用化学或物理回蚀刻方法或可选地机械或化学机械抛光平整化方法进行平整化。
图6还示出了位于构图硬掩膜层20a上并覆盖其的构图第二光致抗蚀剂层26，构图第二光致抗蚀剂层26与部分介质隔离层24a和24b桥连，但是留下构图硬掩膜层20b暴露。可以利用与图4中示出的形成构图第一光致抗蚀剂层对22a和22b利用的方法，材料和厚度限制类似，等同或相同的方法，材料和厚度限制形成构图第二光致抗蚀剂层26。
图7示出了从在构图叠层21b中的构图第一半导体层14b顺序剥离构图硬掩膜层20b，构图第二半导体层18b和构图接合层16b，而留下在构图第二光致抗蚀剂层26下并与之接触的构图叠层21a后的结果。
可以利用湿化学蚀刻剂方法和材料，干等离子体蚀刻剂方法和材料或其混合方法和材料剥离前述构图层。选择与将要蚀刻的特定构图层材料周围的材料相比对将要蚀刻的特定构图层材料具有合适特异性的具体蚀刻剂方法和材料。
图8示出了从图7的半导体结构剥离构图第二光致抗蚀剂层26后的结果。可以利用剥离构图第一光致抗蚀剂层对22a和22b以提供在图5中示出的部分半导体结构的那些类似，等同或相同的方法和材料剥离构图第二光致抗蚀剂层26。
图9示出了与在掩埋介质层12上的构图第一叠层21a横向分开的外延增加构图第一半导体层14b’。外延增加构图第一半导体层14b’由构图第一半导体层14b外延生长产生。可以应用技术中常规的并且适合由其形成构图第一半导体层14b的材料和外延方法实现外延生长。外延增加构图第一半导体层14b’的高度优选生长到超过一系列介质隔离层24a，24b和24c的高度。这同时提供大于构图叠层21a的高度。
图10首先示出了平整化和回蚀刻后的外延增加构图第一半导体层14b”。其由随后的平整化和回蚀刻图9中示出的外延增加构图第一半导体层14b’产生。虽然在本发明中没有要求，可以利用外延增加构图第一半导体层14b’的化学机械抛光平整化方法或纯机械抛光实行平整化。在这样的平整化之后，回蚀刻外延增加构图第一半导体层14b’等于构图硬掩膜层20a的厚度的距离。可以利用湿化学方法，干等离子体方法或其混合方法执行回蚀刻。
图10还示出了从构图叠层21a剥离硬掩膜层20a以留下暴露的构图第二半导体层18a后的结果。可以应用适合其成分的任何几种方法和材料剥离硬掩膜层20a。非限制性实例包括湿化学方法和材料，和干等离子体方法和材料。当构图硬掩膜层20a由氮化硅材料构成时，磷酸湿化学蚀刻剂通常合适，但是此实施例没有这样限制。可选地，还可以应用反应离子蚀刻方法。
图10示出了根据本发明的实施例包括半导体衬底的半导体结构。半导体衬底包括两个分开的有源区域(即源于表面半导体层的表面半导体区域)。第一有源区域包括具有第一结晶取向(即与平整化和回蚀刻的外延增加构图第一半导体层14b”对应)的构图第一表面半导体层。第二有源区域包括具有不同于第一结晶取向的第二结晶取向(即与构图第二半导体层18a对应)的构图第二半导体层。该半导体衬底有益，因为其允许不同的半导体器件位于不同结晶取向的两个有源区域中。反过来，不同结晶取向允许独立最优化不同半导体器件的性能。虽然图10中没有具体示出，在此实施例和本发明中，前述半导体层或周围的层都可以无应变或可选地，它们可以具有本征或给予应力以增强性能。
图11示出了场效应晶体管对27a和27b，分别位于构图第二半导体层18a(优选具有(110)或(111)结晶取向并且掺杂用于pFET 27a)和平整化并回蚀刻的外延增加构图第一半导体层14b”(优选具有(100)结晶取向并且掺杂用于nFET 27b)上。场效应晶体管对包括位于对应的构图第二半导体层18a或平整化并回蚀刻的外延增加构图第一半导体层14b”上的栅极介质层对28a和28b。栅极电极对30a和30b位于栅极介质层对28a和28b上并对准，虽然本实施例和本发明还旨在没有这样对准的场效应晶体管结构。一系列隔离物31a，31b，31c和31d邻接栅极电极对30a和30b和对应的对准栅极介质层对28a和28b。最后，一系列源极/漏极区域(包括轻掺杂延伸区域)32a，32b，32c和32d适当地位于构图第二半导体层18a或平整化并回蚀刻的外延增加构图第一半导体层14b”中，以完成场效应晶体管对27a和27b。
可以利用在半导体制造工艺中另外的一般常规的方法和材料形成包括场效应晶体管对27a和27b的每个元件。
栅极介质层对28a和28b可以包括比较低的介电常数的介质材料(即，具有的介电常数从约4到约20，在真空中测量)。这样的介质材料可以包括，但不仅限于氧化硅，氮化硅，氧氮化硅及其混合物。栅极介质层对28a和28b可以可选地包括一般较高介电常数的介质材料(即，具有的介电常数从约20到约100)。这些较高介电常数的介质材料可以包括，但不仅限于氧化铪材料，硅酸铪材料，氧化锆，氧化铝，二氧化钛，氧化镧，钛酸锶，钛酸锶钡(BST)材料，氧化铝镧，锆钛酸铅(PZT)材料以及其它铁电材料。优选，栅极介质层对28a和28b的每一个，当包括常规热氧化硅材料时，具有约10到约70埃的厚度。
优选栅极电极对30a和30b包括高掺杂多晶硅材料(即，每立方厘米1e19到1e22的掺杂剂原子的掺杂剂浓度)。可以利用化学气相沉积方法或物理气相沉积方法沉积高掺杂多晶硅材料。还可以使用可选的栅极电极导体材料。这样的可选的栅极电极导体材料包括，但不仅限于合适的金属，金属合金，金属硅化物和金属氮化物，及其叠层和复合物。可以利用化学气相沉积，物理气相沉积，离子注入和热退火方法沉积可选的栅极电极导体材料。优选，栅极电极30a和30b的每一个具有约500到约2000埃的厚度。
一系列隔离物层31a，31b，31c和31d优选包括氧化硅材料，氮化硅材料，氧氮化硅材料，及其叠层或复合物。优选利用覆盖层沉积和各向异性回蚀刻方法形成一系列隔离物层31a，31b，31c和31d。可选的方法，材料和隔离物层形状不排除在本实施例或本发明之外。
一系列源极/漏极区域和延伸区域32a，32b，32c和32d优选由合适的极性和浓度的掺杂剂元素的两步离子注入(即，具有(较重剂量注入)和没有(较轻剂量注入)隔离物31a和31b或31c和31d的栅极电极30a或30b)产生。优选用适合于pFET 27a的p极性掺杂剂注入源极/漏极区域和延伸区域对32a，32b。优选用适合于nFET 27b的n极性掺杂剂注入源极/漏极区域和延伸区域对32c，32d。注入这两个源极/漏极区域和延伸区域对以提供每立方厘米约1e19到约1e22掺杂剂原子的注入浓度。另外，优选利用到沟道区域的晕圈注入(用p极性掺杂剂的nFET和用n极性掺杂剂的pFET)以调整nFET 27b和pFET 27a的阈值电压。然而，前述参数没有限制本发明。
虽然没有在图11中详细示出，在公开的实施例中的场效应晶体管对27a和27b的一个或两个还可以包括覆层，硅化物层或技术上一般常规的其它场效应晶体管结构。还可以利用技术上一般常规的方法和材料制造这些附加结构。
如上所述，此实施例提供优选包括(110)或(111)硅或硅锗合金半导体材料的构图第二半导体层18a。优选场效应晶体管27a为pFET。另外，优选平整化和回蚀刻的外延增加构图第一半导体层14b”包括(100)硅或硅锗合金半导体材料。优选场效应晶体管27b为nFET。因此，该实施例提供互补金属氧化物半导体器件，其中pFET和nFET的每个位于允许分别最优化pFET和nFET性能的分开并且结晶取向不同的有源区域。
虽然此实施例描述了本发明的内容为pFET和nFET CMOS晶体管对位于单个半导体衬底中的结晶取向不同的区域中，但是本实施例和本发明都没有如此受限制。相反，本实施例和本发明旨在可选的有源和无源半导体器件也位于单个半导体衬底中分开的结晶取向不同的有源区域中。这些器件可以包括，但不仅限于双极晶体管，双CMOS晶体管，电阻器和二极管。
为了确定与半导体器件的性能有关的本发明的半导体衬底结构的耐用性，对位于三个不同类型的(110)硅半导体衬底上的pFET的场效应晶体管性能进行了三个分开的计算机模拟。(110)硅半导体衬底的三个不同类型为(1)常规绝缘体上半导体(110)硅半导体衬底，其中半导体表面层的厚度为550埃并且掩埋介质层的厚度为1500埃；(2)根据图10的半导体衬底，其中(110)结晶取向的构图第二半导体层18a具有550埃的厚度，构图接合层16a具有10埃的厚度并且(100)结晶取向的构图第一半导体层14a具有100埃的厚度和1016原子/cm3的p型掺杂水平；以及(3)根据图10的半导体衬底，其中(110)结晶取向的构图第二半导体层18a具有550埃的厚度，构图接合层16a具有50埃的厚度并且(100)结晶取向的构图第一半导体层14a具有100埃的厚度和1016原子/cm3的p型掺杂水平。
获得了如下的模拟图(1)截止电流对导通电流(在饱和模式下)(Vs＝0.0V，Vd＝1.0V并且Vgs＝-1.0V)；(2)阈值电压(在饱和模式下)对栅极长度；以及(3)漏极感应势垒降低(DIBL)对栅极长度。在图12-14的曲线中示出了计算机模拟结果。
图12示出了截止电流对导通电流。标号40对应于位于常规绝缘体上半导体半导体衬底的pFET的性能。标号41对应于位于具有10埃厚的构图接合层的半导体衬底上的pFET的性能。标号42对应于位于具有50埃厚的构图接合层的半导体衬底上的pFET的性能。
图13示出了阈值电压对栅极长度。标号50对应于位于常规绝缘体上半导体半导体衬底的pFET的性能。标号51对应于位于具有10埃厚的构图接合层的半导体衬底上的pFET的性能。标号52对应于位于具有50埃厚的构图接合层的半导体衬底上的pFET的性能。
图14示出了漏极感应势垒降低对栅极长度。标号60对应于位于常规绝缘体上半导体半导体衬底的pFET的性能。标号61对应于位于具有10埃厚的构图接合层的半导体衬底上的pFET的性能。标号62对应于位于具有50埃厚的构图接合层的半导体衬底上的pFET的性能。
从图12-14的每一个的数据可以看出，对任何pFET性能参数的模拟没有明显可测的与半导体衬底有关的性能偏离。这表明，即使在构图接合层16a比较薄的情况下，在前述实施例中的另外的轻掺杂掩埋第一半导体层14a不会明显影响位于构图第二半导体成18a上的pFET的操作特性。前述观察与构图第一半导体层14b的外延生长和增加有关，因为较薄的构图第一半导体层14b旨在作为形成具有有限位错的外延增加构图第一半导体层14b’的起始层。较薄的构图接合层16a还可以用于产量提高。
本发明的优选实施例和模拟是对本发明的说明而不是限制。可以对根据本发明的优选实施例和模拟的方法，材料，结构和尺寸进行修改和修正，而仍提供进一步在附加权利要求内的本发明的实施例。
权利要求
1.一种半导体结构，包括衬底，包括介质表面；第一取向的第一表面半导体层，位于所述介质表面上；以及叠层，与所述介质表面上的所述第一表面半导体层横向分开，所述叠层包括掩埋半导体层，位于较接近所述介质表面；以及不同于所述第一取向的第二取向的第二表面半导体层，位于所述掩埋半导体层上并且不与其接触。
2.根据权利要求1的半导体结构，其中所述掩埋半导体层具有所述第一取向。
3.根据权利要求1的半导体结构，还包括插入所述掩埋半导体层和所述第二表面半导体层之间的掩埋介质层。
4.根据权利要求1的结构，其中所述衬底还包括半导体衬底。
5.根据权利要求1的结构，其中所述衬底包括具有所述介质表面的介质衬底。
6.根据权利要求1的结构，其中所述第一表面半导体层和所述第二表面半导体层共面。
7.根据权利要求1的结构，其中所述第一取向为(100)取向；并且所述第二取向选自(110)和(111)取向。
8.根据权利要求7的结构，还包括n-FET，位于所述第一表面半导体层上；并且p-FET，位于所述第二表面半导体层上。
9.一种制造半导体结构的方法，包括如下步骤在衬底的介质表面上形成横向分开的第一取向的第一表面半导体层；以及叠层，包括在所述介质表面上形成的掩埋半导体层，和在所述掩埋半导体层上形成并且不与其接触的不同于所述第一取向的第二取向的第二表面半导体层。
10.根据权利要求9的方法，其中所述掩埋半导体层具有所述第一取向。
11.根据权利要求9的方法，其中所述叠层还包括插入所述掩埋半导体层和所述第二表面半导体层之间形成的介质层。
12.根据权利要求9的方法，其中所述衬底还包括半导体衬底。
13.根据权利要求9的方法，其中所述衬底包括具有所述介质表面的介质衬底。
14.根据权利要求9的方法，其中所述第一表面半导体层和所述第二表面半导体层共面。
15.一种制造半导体结构的方法，包括如下步骤提供包括介质表面的衬底，所述介质表面具有在其上形成的第一取向的第一半导体层；利用接合层将不同于所述第一取向的第二取向的第二半导体层接合到所述第一半导体层；构图所述第二半导体层，接合层和第一半导体层以形成在所述介质表面上横向分开的第一叠层和第二叠层，每个叠层都包括构图第二半导体层，构图接合层和构图第一半导体层；从所述第二叠层而不是所述第一叠层剥离所述构图第二半导体层和所述构图接合层以暴露所述第二叠层的所述构图第一半导体层；以及将所述第二叠层的所述构图第一半导体层外延增加到所述第一叠层的所述构图第二半导体层的高度。
16.根据权利要求15的方法，其中所述衬底包括绝缘体上半导体半导体衬底。
17.根据权利要求15的方法，其中所述第一半导体层和所述第二半导体层的每一个都包括单独选自硅，锗，硅锗合金，碳化硅，碳化硅锗合金以及化合物半导体材料的半导体材料。
18.根据权利要求15的方法，其中在所述第一半导体层上形成所述接合层。
19.根据权利要求15的方法，其中在所述第二半导体层上形成所述接合层。
20.根据权利要求15的方法，其中所述接合层包括所述第一半导体层和所述第二半导体层的至少一个的氧化物。
全文摘要
一种半导体结构及其制造方法，包括位于衬底的介质表面上的第一结晶取向的第一表面半导体层。在介质表面上与第一表面半导体层横向分开的是一叠层。该叠层包括位于较接近介质表面的掩埋半导体层和位于掩埋半导体层上并且不与其接触的不同于第一结晶取向的第二结晶取向的第二表面半导体层。该半导体结构提供不同结晶取向的半导体表面区域对。具体实施例可以利用顺序层叠，构图，选择性剥离和选择性外延沉积方法制造。
文档编号H01L21/70GK1956199SQ20061012651
公开日2007年5月2日 申请日期2006年8月25日 优先权日2005年10月26日
发明者朱慧珑 申请人:国际商业机器公司