专利名称：半导体结构及其制作方法
技术领域：
本发明涉及到半导体晶体管，更确切地说，涉及到具有嵌入式应变源/漏区的半导体晶体管。
背景技术：
在晶体管掺杂区(例如，沟道和源/漏区)中产生的空穴和电子的迁移率影响晶体管的开关速率。空穴和电子的迁移率越高，晶体管的开关速率也越快。因此，需要有一种半导体晶体管结构(及其制作方法)，使晶体管掺杂区中产生的电子和空穴有高迁移率。
发明内容
本发明提供了一种半导体结构，该结构包含(a)具有衬底上表面的衬底；(b)在衬底上表面上的沟道区；(c)在衬底上表面上的栅介电区；(d)在衬底上表面上的栅电极区，其中栅介电区使沟道区与栅电极区电绝缘；以及(e)在衬底上表面上的第一和第二源/漏区，其中沟道区位于第一和第二源/漏区之间；沟道区和栅介电区经界面彼此直接物理接触，而此界面基本上与衬底上表面垂直；第一和第二源/漏区每个都包含第一和第二半导体材料；第一和第二半导体材料是互不相同的。
本发明也提供了一种半导体结构，该结构包含(a)具有衬底上表面的衬底；(b)在衬底上表面上的沟道区；(c)在衬底上表面上的栅介电区；(d)在衬底上表面上的栅电极区，其中栅介电区使沟道区与栅电极区电绝缘；以及(e)在衬底上表面上的第一和第二源/漏区，其中沟道区位于第一和第二源/漏区之间；沟道区和栅介电区经界面彼此直接物理接触，而此界面基本上与衬底上表面垂直；第一和第二源/漏区每个都包含第一和第二半导体材料；第一和第二半导体材料是互不相同的；第一和第二源/漏区分别包含第一和第二表面；此第一和第二表面基本上与沟道区和栅介电区之间的界面对准；以及第一和第二源/漏区每个都包含Si和Ge原子的混合物。
本发明也提供了一种半导体结构的制作方法，提供的结构包含(a)具有衬底上表面的衬底；(b)在衬底上表面上的半导体区，此半导体区包含沟道区；(c)在衬底上的栅介电区；其中沟道区和栅介电区经界面彼此直接物理接触，而此界面基本上与衬底上表面垂直；以及(d)在衬底上表面上的栅电极区，其中，栅介电区使沟道区与栅电极区电绝缘；分别用第三和第四部分替换此半导体区的第一和第二部分，其中第三和第四部分的每一个都包含掺杂剂和第一与第二半导体材料的混合物，其中沟道区位于第一和第二部分之间，以及第一和第二半导体材料是互不相同的。
本发明提供了一种提高电子和空穴迁移率的结构(及其制作方法)。
图1-16D表示，按照本发明的实施方式来形成结构的制作过程。
具体实施例方式
图1-16D表示，按照本发明的实施方式来形成结构100的制作过程。
参见图1(剖面图)，在一种实施方式中，制作工艺过程始于SOI(绝缘体上的硅)衬底105，该衬底包含(i)氧化物埋层(BOX)110及(ii)BOX层110上的硅层120。在一种替代实施方式中，制作工艺过程始于体材料硅片(未示出)而非SOI衬底105。
下面，参见图2(剖面图)，在一种实施方式中，在硅层120上面制作氧化层130。例如，氧化层130包含氧化物材料如二氧化硅。在一种实施方式中，二氧化硅层130是用SiO2化学汽相沉积(CVD)法制作在SOI衬底105上面的。
接着，在一种实施方式中，在氧化层130上制作氮化物层140。例如，氮化物层140由CVD法来制作。
下面，参见图3(俯视图)，在一种实施方式中，在氮化物层140上制作有图形的光致抗蚀剂层150。例如，有图形的光致抗蚀剂层150用常规的光刻工艺来制作。图3A表示图3的结构100沿3A-3A线的剖面图。
接着，在一种实施方式中，用有图形的光致抗蚀剂层150作为阻挡掩模来依次腐蚀氮化物层140、氧化层130及硅层120，在BOX层110处停止腐蚀而得到图4的结构100(俯视图)。图4A表示图4的结构100沿4A-4A线的剖面图。参见图4A，腐蚀的结果，(图3A的)氮化物层140、氧化层130和硅层120分别留下了氮化物区141、氧化物区131和硅区121。在一种实施方式中，(图3A的)氮化物层140、氧化层130和硅层120的腐蚀是各向异性的，例如为反应离子刻蚀(RIE)。
下面，参见图4(俯视图)和图4A(剖面图)，在一种实施方式中，用湿法腐蚀除去有图形的光致抗蚀剂层150。
下面，参见图5(剖面图)，在一种实施方式中，在硅区121的侧壁上制作介电区124。例如，介电区124包含氧化物材料如二氧化硅。在一种实施方式中，介电区124用热氧化法来制作。
接着，在一种实施方式中，在制作介电区124后立即在整个结构100上制作多晶硅层160。例如，用多晶硅的CVD法来制作多晶硅层160。
接着，在一种实施方式中，用化学机械抛光(CMP)工艺对多晶硅层160进行平面化，直至使氮化物区141暴露于周围环境，而得到图6的结构100(俯视图)。在CMP步骤后多晶硅层160留下的部分为多晶硅区161(图6)。图6A表示图6的结构100沿6A-6A线的剖面图。
下面，参见图7(俯视图)，在一种实施方式中，在氮化物层141和多晶硅区161上制作有图形的光致抗蚀剂层170。例如，用常规的光刻工艺来制作有图形的光致抗蚀剂层170。图7A-7B分别表示图7的结构100沿7A-7A线和7B-7B线的剖面图。
接着，在一种实施方式中，用有图形的光致抗蚀剂层170作为阻挡掩模来直接腐蚀(a)氮化物区141，止蚀于氧化层131，(b)多晶硅层161，止蚀于BOX层110，从而得到图8的结构100(俯视图)。在一种实施方式中，氮化物区141和多晶硅层161的腐蚀是使用反应离子刻蚀法(RIE)。图8A、8B和8C分别表示图8的结构100沿8A-8A、8B-8B和8C-8C线的剖面图。由图8C可见，在腐蚀图7的氮化物区141和多晶硅层161后，图7的多晶硅层161留下了多晶硅区161.1和161.2。而图7的氮化物区141则留下了氮化物区142。
接着，在一种实施方式中，用干法和/或湿法腐蚀除去有图形的光致抗蚀剂层170，而得到图9的结构100(俯视图)。图9A、9B和9C分别表示图9的结构100沿9A-9A、9B-9B和9C-9C线的剖面图。
下面，参见图9A(剖面图)，在一种实施方式中，在硅区121中用离子注入法制作扩展区和晕圈区(未示出，但在图16D中可看到晕圈区129和扩展区128)，离子轰击的方向由箭头910表示。更具体地，在一种实施方式中，关于扩展区离子注入，对nMOSFET(n型沟道的金属-氧化物-半导体场效应晶体管)使用n型掺杂剂(As和P)，而对pMOSFET(p型沟道的金属-氧化物-半导体场效应晶体管)使用p型掺杂剂(B和In)。与之对照，关于晕圈区离子注入，对pMOSFET使用n型掺杂剂(As和P)，而对nMOSFET使用p型掺杂剂(B和In)。
下面，参见图10(俯视图)，在一种实施方式中，在图9的结构100上制作有图形的光致抗蚀剂层180以盖住多晶硅区161.2。例如，用常规的光刻工艺来制作有图形的光致抗蚀剂层180。图10A表示图10的结构100沿10A-10A线的剖面图，而图10C表示图10的结构100沿10C-10C线的剖面图。
接着，在一种实施方式中，用有图形的光致抗蚀剂层180作为阻挡掩模来腐蚀多晶硅区161.1从而除去多晶硅区161.1。接着，在一种实施方式中，用湿法腐蚀除去有图形的光致抗蚀剂层180，而得到图11的结构100(俯视图)。图11A表示图11的结构100沿11A-11A线的剖面图，而图11C表示图11的结构100沿11C-11C线的剖面图。
下面，参见图12A和图12C，在一种实施方式中，在图11的整个结构100上制作氮化物层190。应注意，图12A和图12C分别表示在制作氮化物层190后，图11的结构100沿11A-11A和11C-11C线的剖面图。例如，氮化物层190是用CVD或PECVD(等离子体增强CVD)法制作的。
接着，在一种实施方式中，用离子注入法在硅区121(图12A)和多晶硅区161.2(图12C)中注入Ge原子，而在硅区121中形成两个掺Ge的硅区125(只在图12A中示出了其中之一)并且形成了掺Ge的多晶硅区165(图12C)。
接着，在一种实施方式中，直接腐蚀氮化物层190(例如，用反应离子刻蚀，亦即RIE腐蚀)而形成氮化物隔层163(图13)。应注意，氮化物层190的腐蚀直至氮化物区142(图12C)和在硅区121侧壁上的氮化物层190的所有部分完全被除去才停止，而得到图13的结构100。腐蚀氮化物层190的结果是在多晶硅区161.2的侧壁上留下氮化物隔层163(图13)和残留的氮化物隔层163′(图13)。图13A、13B和13C分别表示图13的结构100沿13A-13A、13B-13B和13C-13C线的剖面图。
下面，参见图13A，在一种实施方式中，用湿法来腐蚀介电区124。腐蚀介电区124的结果是留下的介电区124就是栅介电区126(图14C)。接着，在一种实施方式中，在腐蚀介电区124后，用对未掺Ge的Si(亦即，没有掺Ge的Si)有选择性的湿法腐蚀除去两个掺Ge的硅区125和掺Ge的多晶硅区165。图14A表示在腐蚀介电区124和除去两个掺Ge的硅区125后图13A的结构100。图14B和图14C分别表示在除去掺Ge的多晶硅区165后图13B和图13C的结构100。
下面，参见图14A-C，在一种实施方式中，在硅区121和多晶硅区161.2上外延生长Si和Ge的混合物(或简称SiGe)，而得到图15的结构100。应注意，在上述外延生长工艺步骤中对pMOSFET和nMOSFET使用的材料分别为SiGe和Si:C(其中Si:C表示Si和C原子的混合物)。图15A、15B和15C分别表示图15的结构100沿15A-15A、15B-15B和15C-15C线的剖面图。在硅区121和多晶硅区161.2上外延生长SiGe的结果是，在硅区121的侧壁上形成SiGe区122(图15A)，而在多晶硅区161.2顶部上形成多晶SiGe区172(图15B和图15C)。
在一种实施方式中，在外延生长期间向Si和Ge的混合物中添加p型掺杂剂，使得SiGe区122和多晶SiGe区172都是p型掺杂的。
接着，在一种实施方式中，对图15的结构100进行退火，使得(i)激活SiGe区122中的掺杂剂和(ii)注入多晶SiGe区172的掺杂剂扩散入多晶硅区161.2。退火步骤的结果是多晶硅区161.2变成掺杂的多晶硅区164(图16)。
接着，在一种实施方式中，用氧化物区131作为阻挡掩模来直接腐蚀SiGe区122，腐蚀停止在BOX层110，而得到两个SiGe的源/漏(S/D)区123(图16D)。例如，用对Si有选择性的RIE腐蚀直接腐蚀SiGe区122。接着，在一种实施方式中，腐蚀SiGe区122来产生两个SiGe的S/D区123，同时也除去多晶SiGe区172，而得到图16的结构100。图16A-C分别表示图16的结构100沿16A-16A、16B-16B和16C-16C线的剖面图。图16D表示图16C的结构100沿16D-16D线的俯视图。在图16D中可以看到，SiGe区122(图15)腐蚀的结果是SiGe S/D区123的SiGe侧面151基本上与沟道表面152对准。
总之，参见图16D，晶体管结构100包含位于扩展区128与晕圈区129之间的沟道区127。栅介电区126使沟道区127与掺杂的多晶硅区164电绝缘。此结构100也包含第一和第二SiGe S/D区123。由于S/D区123是由Si原子和Ge原子构成的，在第一和第二S/D区123的晶格中存在有应力而使第一和第二S/D区123中产生的电子和空穴有高迁移率。所以，晶体管结构100工作速率比现有技术的晶体管更高。在一种实施方式中，对于第一和第二S/D区123由单晶SiGe构成的情形，单晶SiGe的平均晶格常数(或简言之，晶格常数)至少比沟道区127中的单晶硅的晶格常数大0.2％。在一种实施方式中，对于第一和第二S/D区123由单晶Si:C构成的情形，单晶SiGe的平均晶格常数(或简言之，晶格常数)至少比沟道区127中的单晶硅的晶格常数小0.2％。
虽然为了说明，这里描述了本发明的各种特殊的实施方式，显然本领域的技术熟练人员将可作出许多修改和变更。因此，所附权利要求意味着包含所有属于本发明主旨和范围内的修改和变更。
权利要求
1.一种半导体结构，包括(a)有衬底上表面的衬底；(b)在衬底上表面上的沟道区；(c)在衬底上表面上的栅介电区；(d)在衬底上表面上的栅电极区，其中栅介电区使沟道区与栅电极区电绝缘；以及(e)在衬底上表面上的第一和第二源/漏区，其中沟道区在第一和第二源/漏区之间；沟道区与栅介电区通过界面彼此直接物理接触，此界面基本上垂直于衬底上表面；第一和第二源/漏区每个都包括第一和第二半导体材料；以及第一和第二半导体材料是互不相同的。
2.权利要求1的结构，其中沟道区包括硅。
3.权利要求1的结构，其中栅介电区包括二氧化硅。
4.权利要求1的结构，其中栅电极区包括掺杂的多晶硅。
5.权利要求1的结构，其中第一和第二源/漏区分别包括第一和第二表面，且第一和第二表面基本上与沟道区和栅介电区之间的界面对准。
6.权利要求1的结构，其中第一和第二源/漏区每个都包括Si和Ge原子的混合物。
7.权利要求6的结构，其中第一和第二源/漏区每个都包括p型掺杂剂。
8.权利要求1的结构，其中第一和第二源/漏区每个都包括单晶材料，该材料的晶格常数至少比沟道区材料的晶格常数大0.2％。
9.权利要求1的结构，其中第一和第二源/漏区每个都包括Si和C原子的混合物。
10.权利要求9的结构，其中第一和第二源/漏区每个都包括n型掺杂剂。
11.权利要求1的结构，其中第一和第二源/漏区每个都包括晶体材料，该材料的晶格常数至少比沟道区材料的晶格常数小0.2％。
12.权利要求1的结构，还包括在栅电极区侧壁上的氮化物隔层。
13.一种半导体结构，包括(a)有衬底上表面的衬底；(b)在衬底上表面上的沟道区；(c)在衬底上表面上的栅介电区；(d)在衬底上表面上的栅电极区，其中栅介电区使沟道区与栅电极区电绝缘；以及(e)在衬底上表面上的第一和第二源/漏区，其中沟道区在第一和第二源/漏区之间；沟道区与栅介电区通过界面彼此直接物理接触，此界面基本上垂直于衬底上表面；第一和第二源/漏区每个都包括第一和第二半导体材料；第一和第二半导体材料是互不相同的；第一和第二源/漏区分别包括第一和第二表面；第一和第二表面基本上与沟道区和栅介电区之间的界面对准；以及第一和第二源/漏区每个由Si和Ge原子的混合物构成。
14.权利要求13的结构，其中第一和第二源/漏区每个还包括p型掺杂剂。
15.权利要求13的结构，还包括在栅电极区侧壁上的氮化物隔层。
16.一种半导体结构的制作方法，包括提供一种结构，该结构包括(a)有衬底上表面的衬底；(b)在衬底上表面上的半导体区，此半导体区包括沟道区；(c)在衬底上的栅介电区，其中沟道区与栅介电区通过界面彼此直接物理接触，此界面基本上垂直于衬底上表面；以及(d)在衬底上表面上的栅电极区，其中栅介电区使沟道区与栅电极区电绝缘；以及分别用第三和第四部分替换半导体区的第一和第二部分，其中第三和第四部分每个都包括掺杂剂及第一和第二半导体材料的混合物，其中沟道区位于第一和第二部分之间，以及其中第一和第二半导体材料是互不相同的。
17.权利要求16的方法，其中第一和第二半导体材料分别为Si和Ge，掺杂剂为p型。
18.权利要求16的方法，其中第一和第二半导体材料分别为Si和C，掺杂剂为n型。
19.权利要求16的方法，其中所述替换第一和第二部分包括在半导体区中注入Ge掺杂剂来形成第一和第二部分，其中第一和第二部分包括Ge掺杂剂；除去第一和第二部分；以及在除去第一和第二部分后的空余空间中淀积Si和Ge的混合物来分别形成第三和第四部分。
20.权利要求19的方法，其中Ge掺杂剂是用离子注入法注入的。
21.权利要求16的方法，其中所述替换第一和第二部分包括在半导体区中注入Ge掺杂剂来形成第一和第二部分，其中第一和第二部分包括Ge掺杂剂；除去第一和第二部分；以及在除去第一和第二部分后的空余空间中淀积Si和C的混合物来分别形成第三和第四部分。
22.权利要求21的方法，其中所述除去第一和第二部分包括用湿法腐蚀来腐蚀第一和第二部分。
全文摘要
半导体结构及其制作方法。半导体结构包含(a)有衬底上表面的衬底；(b)在衬底上表面上的沟道区；(c)在衬底上表面上的栅介电区；以及(d)在衬底上表面上的栅电极区。栅介电区使沟道区与栅电极区电绝缘。此半导体结构也包含衬底上的第一和第二源/漏区。沟道区位于第一和第二源/漏区之间。沟道区与栅介电区通过界面彼此直接物理接触，此界面基本上垂直于衬底上表面。第一和第二源/漏区每个都由晶体材料构成，材料的晶格常数或晶格间隔与沟道区的晶格常数不同。
文档编号H01L21/336GK1976058SQ20061013628
公开日2007年6月6日 申请日期2006年10月18日 优先权日2005年11月21日
发明者朱慧珑 申请人:国际商业机器公司