专利名称：半导体装置及其制造方法、与其所使用的图罩的制作方法
技术领域：
本发明是有关于半导体技术，特别是关于一种具有低栅极电压与高漏极击穿电压的半导体装置。
背景技术：
在许多应用领域上，已逐渐形成将各种的逻辑电路、存储装置、电源/电力装置等设计在同一个基底中的趋势。其中所谓的扩散型金属氧化物半导体晶体管(diffused metal-oxide-semiconductor transistor；DMOS)是上述电源/电力装置的一种。
迄今与一或多种的其他元件结构一同形成于一基底上的多数的横向扩散型金属氧化物半导体晶体管(lateral diffused metal-oxide-semiconductor transistor；LDMOS)，是通过先形成一高压“槽”(high voltage tank)所形成。上述元件是为一场氧化物或浅沟槽隔离结构所隔离。然而，已发现栅极下的隔离结构例如场氧化物会导致低击穿电压的问题。
为了改善上述问题，是在一已知的半导体装置的场氧化物上，覆上一层介电质阻绝层，以改善其击穿电压。此结构具有一定的效能，但是上述介电质阻绝层的形成，会有增加制程步骤与制程成本的疑虑。因此，需要一能够降低制程成本，又能有效改善击穿电压的半导体装置及其制造方法。
发明内容
有鉴于此，本发明的一目的是提供一种半导体装置及其制造方法、与其所使用的图罩(patterning mask)，可有效改善因场氧化层所造成的低击穿电压的问题，并能够减少制程步骤与成本。
为达成本发明的上述目的，本发明是提供一种半导体装置，其在一基底上具有为一隔离结构所隔离的主动区，其中在上述主动区内，上述半导体装置包含一栅极于上述基底上，其延伸横越上述主动区；一源极区与一漏极区，置于上述栅极二侧的基底上；以及一栅极介电层，置于上述基底与上述栅极之间，其包含厚度相对较厚的一高压介电质区、与厚度相对较薄的一低压介电质区，其中上述高压介电质区是占据着上述漏极、上述隔离结构、与上述栅极所交界的一第一交界区及上述源极、上述隔离结构、与上述栅极所交界的一第二交界区。
本发明所述的半导体装置，该栅极包含与该漏极相邻的一漏极侧、及与该源极相邻的一源极侧，而该高压介电质区包含沿着该漏极侧延伸而占据着该第一交界区的一第一部分、与占据着该第二交界区的一第二部分。
本发明所述的半导体装置，该栅极包含与该漏极相邻的一漏极侧、及与该源极相邻的一源极侧，而该高压介电质区包含沿着该漏极侧延伸而占据着该第一交界区的一第一部分、与延伸自该第一部分而占据着该第二交界区的一第二部分。
本发明所述的半导体装置，该第二部分包含与该栅极的延伸方向平行的一线性尺寸，其不小于0.25μm。
本发明所述的半导体装置，该高压介电质区的厚度为210～550。
本发明所述的半导体装置，该低压介电质区的厚度为40～150。
本发明所述的半导体装置，该基底为硅，而该隔离结构为场氧化物(field oxide；FOX)。
本发明是又提供一种半导体装置的制造方法，包含提供一基底，其具有为一隔离结构所隔离的一主动区，其包含为一栅极预定区所分隔的一漏极预定区与一源极预定区；形成一高压栅介电层于上述基底上；使用一图罩图形化上述高压栅介电层，形成一高压介电质图形于上述漏极预定区与部分的上述栅极预定区上，其是占据着上述隔离结构、上述漏极预定区、与上述栅极预定区之间的交界区及上述隔离结构、上述源极预定区、与上述栅极预定区之间的交界区，而暴露部分上述基底；形成厚度薄于上述高压栅介电层的一低压栅介电层于暴露的上述基底上，而完成一栅极介电层于上述基底上，其中上述栅介电层中的上述高压栅介电层是作为一高压介电质区，而上述栅介电层中的上述低压栅介电层是作为一低压介电质区；形成一栅极于上述隔离结构上、与上述栅极预定区内的上述栅介电层上；图形化上述栅极介电层，仅留下其位于上述栅极下的部分，而暴露上述漏极预定区与上述源极预定区，其中留下来的上述高压介电质区是占据着上述隔离结构、上述漏极预定区、与上述栅极区之间的交界区及上述隔离结构、上述源极预定区、与上述栅极区之间的交界区；在上述源极预定区与上述漏极预定区内分别形成一源极区与一漏极区，其中上述高压介电质区是占据着上述漏极、上述隔离结构、与上述栅极所交界的一第一交界区与上述源极、上述隔离结构、与上述栅极所交界的一第二交界区。
本发明所述的半导体装置的制造方法，该栅极包含与该漏极相邻的一漏极侧、及与该源极相邻的一源极侧，而该高压介电质区包含沿着该漏极侧延伸而占据着该第一交界区的一第一部分、与占据着该第二交界区的一第二部分。
本发明所述的半导体装置的制造方法，该栅极包含与该漏极相邻的一漏极侧、及与该源极相邻的一源极侧，而该高压介电质区包含沿着该漏极侧延伸而占据着该第一交界区的一第一部分、与延伸自该第一部分而占据着该第二交界区的一第二部分。
本发明所述的半导体装置的制造方法，该高压介电质区的厚度为210～550。
本发明所述的半导体装置的制造方法，该低压介电质区的厚度为40～150。
本发明是又提供一种图罩，是用以图形化一基底中、为一隔离结构所隔离的一主动区上的一高压栅介电层，而上述主动区具有为一栅极预定区所分隔的一漏极预定区与一源极预定区，上述图罩包含一透明基板；以及一不透明层的图形于上述透明基板上，当上述图罩置于上述基底上方而用以图形化上述高压栅介电层时，上述不透明层的图形是用以遮蔽位于上述漏极预定区与部分的上述栅极预定区上的上述高压栅介电层，其中为上述不透明层的图形所遮蔽的上述高压栅介电层是占据着上述隔离结构、上述漏极预定区、与上述栅极预定区之间的一第一预定交界区及上述隔离结构、上述源极预定区、与上述栅极预定区之间的一第二预定交界区。
本发明所述的图罩，其中该栅极预定区包含与该漏极预定区相邻的一漏极侧、及与该源极预定区相邻的一源极侧；为该不透明层的图形所遮蔽的该高压栅介电层，包含位于该漏极预定区与该漏极侧上、而占据着该第一预定交界区的一第一部分、与占据着该第二预定交界区的一第二部分； 以及该不透明层的图形包含一第一图形与一第二图形，当该图罩置于该基底上方而用以图形化该高压栅介电层时，该第一图形是用以遮蔽该高压栅介电层的该第一部分，该第二图形是用以遮蔽该高压栅介电层的该第二部分。
本发明所述的图罩，该不透明层的图形的该第二图形是延伸自该不透明层的图形的该第一图形。
图1A至图1H为一系列的俯视图，是显示本发明第一实施例的半导体装置及其制造方法。
图2A至图2H为一系列的剖面图，是显示本发明第一实施例的半导体装置及其制造方法。
图3为本发明第一实施例的半导体装置的另一剖面图。
图4A至图4C是显示本发明第二实施例的半导体装置的俯视图与剖面图。
图5A至图5E为一系列的俯视图，是显示本发明的半导体装置的较佳的制程步骤。
图6A至图6E为一系列的剖面图，是显示本发明的半导体装置的较佳的制程步骤。
图7A与7B图是显示本发明第三实施例的半导体装置的俯视图与剖面图。
图8为一俯视图，是显示用以制造本发明的半导体装置的图罩。
具体实施例方式
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下在以下所列实施例中，用以例示的元件是包含二个横向扩散型金属氧化物半导体晶体管，二者共用一个漏极，其中的第一半导体型式为N型、第二半导体型式为P型。请注意以下实施例中的排列方式及特性是仅作为举例说明，不应用以限制本发明的专利范围。本领域普通技术人员当可了解，其可将其他形式的晶体管应用于以下例示的实施例中，亦可以P型作为第一半导体型式、以N型作为第二半导体型式。
图1A至图1H为一系列的俯视图，是显示本发明第一实施例的半导体装置及其制造方法，图2A至图2H则为沿着图1A至图1H的剖面线AA的剖面图。
在图1A与图2A中，是提供一基底100，其包含一主动区102，主动区102是为一隔离结构101所隔离。主动区102包含一漏极预定区103与一源极预定区105，二者为一栅极预定区104所分开。
基底100可包含硅、锗、硅-锗、化合物半导体或其他已知的半导体材料。在某些情况下，基底100可为一N型的硅晶圆；在本实施例中，基底100可为一P型硅晶圆1上的一N型的硅层或块硅(silicon body)。隔离结构101可为浅沟槽隔离结构、场氧化层或其他的隔离结构；而在本实施例中，隔离结构101为场氧化层。
在图1B与图2B中，一高压介电层111是形成于基底100上。在某些情况下，可通过已知的沉积方法中的其中一种来形成高压介电层111，并使其具有一既定的介电常数；在本实施例中，高压介电层111是以热氧化法形成于基底100上，因此其包含氧化硅，其厚度为200～500，而本领域普通技术人员可通过控制已知的制程参数，来达成其欲形成的厚度。
接下来，以下列例示的光刻步骤将高压介电层111图形化。请注意图1C至图1E、图2C至图2E中所示的步骤、工具、材料等仅用以举例说明，不应用以限制本发明的专利范围。本领域普通技术人员当可了解，其可在不脱离本发明的精神和范围内，使用各种步骤、工具、材料，来完成高压介电层111的图形化。
在图1C与图2C中，一抗蚀剂层190是形成于高压介电层111上，然后经由一图罩10通过一能量射线使其曝光。图罩10具有一透明基板11及其上的一不透明图形12。对高压介电层111进行图形化的过程中，是将图罩10置于基底100的上方，此时不透明图形12是用以遮蔽漏极预定区103上、及邻近漏极预定区103的部分栅极预定区104上的高压介电层111，当然不透明图形12亦同时遮蔽上述部位之处的抗蚀剂层190，而使该被遮蔽的抗蚀剂层190未曝露于上述能量射线之下。
在图1D与图2D中，使抗蚀剂层190显影，而移除其曝露在上述能量射线下的部分，而使位于源极预定区105上、及邻近源极预定区105的栅极预定区104上的高压介电层111曝露出来。然后以留下来的抗蚀剂层190为罩幕，将上述受到曝露的高压介电层111以例如蚀刻的方法予以移除；接下来再将抗蚀剂层190完全移除，其结果绘示于图1E与图2E，留下漏极预定区103上、及邻近漏极预定区103的部分栅极预定区104上的高压介电层111。
在上述步骤中，曝露出来的隔离结构101亦可能在蚀刻高压介电层111时，同时受到蚀刻。然而隔离结构101的厚度通常高达数千埃()，因此隔离结构101被移除的部分只占其不具重要性的少数部分，而在后续图式中均予以忽略。
在图1F与图2F中，厚度小于高压介电层111的一低压介电层112是形成于曝露的基底100上，至此已完成将一栅介电层110形成于基底100上的步骤。在某些情况下，可通过已知的沉积方法中的其中一种来形成低压介电层112，并使其具有一既定的介电常数；在本实施例中，低压介电层112是以热氧化法形成于基底100上，因此其包含氧化硅，其厚度为40～150，而本领域普通技术人员可通过控制已知的制程参数，来达成其欲形成的厚度。在形成低压介电层112的同时，会将高压介电层111稍微增厚至例如210～550。
在图1G与图2G中，将一图形化的导电层形成于栅极预定区104内的栅介电层110与隔离结构101上，作为一栅极140，接下来以栅极140为罩幕，将栅介电层110图形化，而只留下基底100与栅极140之间的栅介电层110。
在图1H与图2H中，是执行一系列的离子注入制程，下文是叙述其一个范例，不应用以限制本发明的专利范围。本领域普通技术人员当可了解，其可在不脱离本发明的精神和范围内，使用各种步骤来完成图1H与图2H所述的半导体装置。首先，将一图形化的罩幕层(未绘示)形成于漏极预定区103上，然后将P型离子注入基底100的源极预定区105内，而在基底100内形成一P型块状区106，接着将上述图形化的罩幕层移除。P型块状区106会扩散至栅极140下，定义出本发明的半导体装置的沟道区。接下来，将N型离子注入源极预定区105内的P型块状区106的至少一部分内、与漏极预定区103内的基底100，以分别形成一源极区108与一漏极区107。在某些情况中，漏极区107可包含一区域107a，其掺杂物的浓度高于其他区域。在某些情况下，可再施以一离子注入的步骤，在源极区108的一侧形成一P型区108a。
图1H与图2H所示的半导体装置的栅介电层110，是具有较薄的低压介电层112于栅极140的源极侧142、与较厚的高压介电层111于栅极140的漏极侧141，可提供低栅极击穿电压与高漏极击穿电压的性能。在图1H中，在栅极140之下的栅介电层110的分布情形是以虚线表示。另外，较薄的低压介电层112是可与逻辑元件的晶体管的栅介电层同时形成，而较厚的高压介电层111是可与电源元件的晶体管的栅介电层同时形成。因此，不需为了形成本发明的半导体装置而造成增加额外的制程步骤，相对于前述已知技术，通过本发明的实施可减少制程成本及步骤。
图3为沿着图1H的剖面线BB的剖面图，剖面线BB是穿过隔离结构101、源极区108与栅极140之间的交界区50，以显示出该处的结构。本发明发明人发现在某些情况下，隔离结构101的鸟嘴(bird’s beak)部分有可能引发主动区102边缘处的低击穿电压的问题，其解决方案则示于下文的第二与第三实施例中，其亦不会造成制程步骤或成本的增加。
图4A为本发明第二实施例的半导体装置的俯视图；图4B为沿着图4A的剖面线CC的剖面图；图4C为沿着图4A的剖面线DD的剖面图。
在图4A与图4B中，本发明第二实施例的半导体装置包含一主动区102于一基底100上，其为一隔离结构101所隔离。本发明第二实施例的半导体装置在主动区102内尚包含一栅极140、一源极区108、一漏极区107与一栅介电层120。在基底100上，栅极140的延伸可穿过整个主动区102。源极区108与漏极区107是形成于基底100上，且置于栅极140的二侧。关于基底100、隔离结构101、主动区102、P型块状区106、漏极区107、源极区108、区域107a、P型区108a、与栅极140的详细叙述可参考前述的第一实施例，在此便不重复叙述。
在图4A与图4B中，栅介电层120是置于基底100与栅极140之间。在图4A中，栅极140下的栅介电层120分布情形是以虚线来表示。栅介电层120包含一较厚的高压介电层121与一较薄的低压介电层122，其中高压介电层121的厚度较好为210～550，而低压介电层122的厚度较好为40～150。高压介电层121、低压介电层122和第一实施例的高压介电层111、低压介电层112的相异之处在于其分布情形，其他关于材料、制程等方面，则实质上相同。高压介电层121是占据着漏极区107、隔离结构101、与栅极140之间的交界区61，亦占据着源极区108、隔离结构101、与栅极140之间的交界区62。更具体而言，栅极140包含相邻于漏极区107的漏极侧141、与相邻于源极区108的源极侧142；而高压介电层121包含一第一部分121a与一第二部分121b，其中第一部分121a是沿着漏极侧141延伸而占据着交界区61，第二部分121b则占据着交界区62。在本实施例中，高压介电层121的第二部分121b是延伸自第一部分121a。另外在高压介电层121的第二部分121b中，其与栅极140延伸方向平行的一线性尺寸L的大小是可与形成高压介电层121的制程范围(process window)相符。在本实施例中，上述线性尺寸L的大小是不小于0.25μm。
由于图4A的剖面线DD是穿过交界区62，因此图4C是主要显示该部分的结构。受惠于本发明的半导体装置具有占据着交界区62的高压介电层121的第二部分121b，再加上与第一实施例所示的栅介电层110的相同情形，亦即较薄的低压介电层122是可与逻辑元件的晶体管的栅介电层同时形成，而较厚的高压介电层121是可与电源元件的晶体管的栅介电层同时形成。因此，通过本发明第二实施例的半导体装置的实施，可在不增加额外的制程步骤或成本的情形下，改善前述隔离结构101的鸟嘴部分引发的主动区102边缘处的低击穿电压的问题。
图5A至图5E为一系列的俯视图，是显示本发明第二实施例的半导体装置的制造方法，图6A至图6E则为沿着图5A至图5E的剖面线EE的剖面图。
关于将高压介电层121形成于基底100上的步骤，由于其与第一实施例中图1A与图1B所示的高压介电层111的形成相似，因此其细节便不再详细描述。
接下来，以下列例示的光刻步骤将高压介电层121图形化。请注意图5A至图5E、图6A至图6E中所示的步骤、工具、材料等仅用以举例说明，不应用以限制本发明的专利范围。本领域普通技术人员当可了解，其可在不脱离本发明的精神和范围内，使用各种步骤、工具、材料，来完成高压介电层121的图形化。
在图5A与图6A中，一抗蚀剂层191是形成于高压介电层121上，然后经由一图罩20通过一能量射线使其曝光。图罩20具有一透明基板21及其上的一不透明图形22。对高压介电层121进行图形化的过程中，是将图罩20置于基底100的上方，此时不透明图形22是用以遮蔽漏极预定区103上、及邻近漏极预定区103的部分栅极预定区104上的高压介电层121，当然不透明图形22亦同时遮蔽上述部位之处的抗蚀剂层191，而使该被遮蔽的抗蚀剂层191未曝露于上述能量射线之下。如图6A所示，为不透明图形22所遮蔽的高压介电层121与抗蚀剂层191，是占据着交界区61与交界区62的预定区。
在一实施例中，栅极预定区104包含相邻于漏极预定区103的漏极侧104a、与相邻于源极预定区105的源极侧104b。暂时将抗蚀剂层191忽略，被图罩20的不透明图形22所遮蔽的高压介电层121具有一第一部分121a与一第二部分121b，其中第一部分121a是位于漏极预定区103与漏极侧104a上，并占据着交界区61的预定区；第二部分121b则占据着交界区62的预定区。不透明图形22则包含一第一图形22a与一第二图形22b，在图形化高压介电层121而将图罩20置于基底100上方时，第一图形22a是用以遮蔽高压介电层121的第一部分121a，而第二图形22b则用以遮蔽高压介电层121的第二部分121b。在本实施例中，如图5A所示，不透明图形22的第二图形22b是延伸自不透明图形22的第一图形22a。请注意图中不透明图形22的虚线是用以定义其第一图形22a与第二图形22b的位置与范围，而并非其实际的“图案”。
在图5B与图6B中，使抗蚀剂层191显影，而移除其曝露在上述能量射线下的部分，而使被图5A与图6A所示的不透明图形22所遮蔽的高压介电层121曝露出来。然后以留下来的抗蚀剂层191为罩幕，将上述受到曝露的高压介电层121以例如蚀刻的方法予以移除，而留下其他未受曝露的部分；接下来再将抗蚀剂层191完全移除，其结果绘示于图5C与图6C。
如图5C与图6C所示，留下来的高压介电层121的图形是占据交界区61与交界区62的预定区，并曝露部分的基底100。在本实施例中，高压介电层121的第一部分121a是占据着交界区61的预定区；而高压介电层121的第二部分121b则占据着交界区62的预定区。
在上述步骤中，曝露出来的隔离结构101亦可能在蚀刻高压介电层121时，同时受到蚀刻。然而隔离结构101的厚度通常高达数千埃()，因此隔离结构101被移除的部分只占其不具重要性的少数部分，而在后续图式中均予以忽略。
在图5D与图6D中，厚度小于高压介电层121的一低压介电层122是形成于曝露的基底100上，至此已完成将栅介电层120形成于基底100上的步骤。在某些情况下，可通过已知的沉积方法中的其中一种来形成低压介电层122，并使其具有一既定的介电常数；在本实施例中，低压介电层122是以热氧化法形成于基底100上，因此其包含氧化硅，其厚度为40～150，而本领域普通技术人员可通过控制已知的制程参数，来达成其欲形成的厚度。在形成低压介电层122的同时，会将高压介电层121稍微增厚至例如210～550。在所形成的栅介电层120中，高压介电层121是作为一高压介电质区，低压介电层122是作为一低压介电区。
在图5E与图6E中，将一图形化的导电层形成于栅极预定区104内的栅介电层120与隔离结构101上，作为一栅极140，接下来以栅极140为罩幕，将栅介电层120图形化，而只留下基底100与栅极140之间的栅介电层120，曝露出基底100的漏极预定区103与源极预定区105。而留下来的高压介电层121则占据着交界区61与交界区62的预定区。在本实施例中，高压介电层121的第一部分121a是占据着交界区61的预定区；而高压介电层121的第二部分121b则占据着交界区62的预定区。
接下来，是进行一系列的离子注入制程以完成图4A至图4C所绘示的半导体装置，例如可使用如前述第一实施例相同的离子注入制程，在此便予以省略。至此，高压介电层121则占据着交界区61与交界区62。在本实施例中，高压介电层121的第一部分121a是占据着交界区61；而高压介电层121的第二部分121b则占据着交界区62。
图7A为本发明第三实施例的半导体装置的俯视图；图7B为沿着图7A的剖面线FF的剖面图。与图4A与图4B所示相比较，本实施例是以栅介电层130来取代图4A与图4B所示的栅介电层120。
在图7A中，栅极140下的栅介电层130的分布情形是以虚线来表示。更具体而言，除了外型轮廓之外，栅介电层120与130是大体上相同。栅介电层130是包含一高压介电层131与一低压介电层132，其分别对应于图4A与图4B所示的高压介电层121与低压介电层122；高压介电层131则包含一第一部分131a与一第二部分131b，其亦分别对应于图4B所示的第一部分121a与第二部分121b。如前所述，第二部分121b是延伸自第一部分121a。而在本实施例中，第一部分131a与第二部分131b并未直接连接，而是经由二者分别与低压介电层132的连接，而间接地连接。另外沿着图7A的剖面线GG的剖面图则与图4C所示相同，因此便省略未绘示。与第二实施例相同，本发明第三实施例的半导体装置，亦可在不增加额外的制程步骤或成本的情形下，改善前述隔离结构101的鸟嘴部分引发的主动区102边缘处的低击穿电压的问题。
请参考图5A、图6A与图8，当用于图5A与图5B所示步骤的图罩20为图8所示的图罩30所取代时，经由图5A至图5E与图6A至图6E所示的步骤所制造的半导体装置，是与图7A与图7B所示的半导体装置相同。图罩30包含一透明基板31及透明基板31上的一不透明图形32，二者可分别对应于图5A所示的透明基板21与不透明图形22；而不透明图形32则包含一第一图形32a与一第二图形32b，二者亦可分别对应于图5A所示的第一图形22a与第二图形22b。如前所述，第二图形22b是延伸自第一图形22a；而在本实施例中，第一图形32a与第二图形32b并未彼此相连。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下1 晶圆10、20、30图罩11透明基板12、22、32不透明图形21、31透明基板22a、32a第一图形22b、32b第二图形50、61、62交界区100基底101隔离结构102主动区103漏极预定区104栅极预定区104a、141漏极侧104b、142源极侧105源极预定区106P型块状区107漏极107a区域
108源极108aP型区110栅介电层111、121、131高压介电层112、132低压介电层120、130栅介电层121a、131a第一部分121b、131b第二部分140栅极190、191抗蚀剂层
权利要求
1.一种半导体装置，其特征在于，该半导体装置在一基底上具有为一隔离结构所隔离的主动区，其中在该主动区内，该半导体装置包含一栅极于该基底上，其延伸横越该主动区；一源极区与一漏极区，置于该栅极二侧的基底上；以及一栅极介电层，置于该基底与该栅极之间，其包含厚度相对较厚的一高压介电质区、与厚度相对较薄的一低压介电质区，其中该高压介电质区是占据着该漏极、该隔离结构、与该栅极所交界的一第一交界区及该源极、该隔离结构、与该栅极所交界的一第二交界区。
2.根据权利要求1所述的半导体装置，其特征在于，该栅极包含与该漏极相邻的一漏极侧、及与该源极相邻的一源极侧，而该高压介电质区包含沿着该漏极侧延伸而占据着该第一交界区的一第一部分、与占据着该第二交界区的一第二部分。
3.根据权利要求1所述的半导体装置，其特征在于，该栅极包含与该漏极相邻的一漏极侧、及与该源极相邻的一源极侧，而该高压介电质区包含沿着该漏极侧延伸而占据着该第一交界区的一第一部分、与延伸自该第一部分而占据着该第二交界区的一第二部分。
4.根据权利要求2或3所述的半导体装置，其特征在于，该第二部分包含与该栅极的延伸方向平行的一线性尺寸，其不小于0.25μm。
5.根据权利要求1所述的半导体装置，其特征在于，该高压介电质区的厚度为210～550。
6.根据权利要求1所述的半导体装置，其特征在于，该低压介电质区的厚度为40～150。
7.根据权利要求1所述的半导体装置，其特征在于，该基底为硅，而该隔离结构为场氧化物。
8.一种半导体装置的制造方法，其特征在于，该半导体装置的制造方法包含提供一基底，其具有为一隔离结构所隔离的一主动区，其包含为一栅极预定区所分隔的一漏极预定区与一源极预定区；形成一高压栅介电层于该基底上；使用一图罩图形化该高压栅介电层，形成一高压介电质图形于该漏极预定区与部分的该栅极预定区上，其是占据着该隔离结构、该漏极预定区、与该栅极预定区之间的交界区及该隔离结构、该源极预定区、与该栅极预定区之间的交界区，而暴露部分该基底；形成厚度薄于该高压栅介电层的一低压栅介电层于暴露的该基底上，而完成一栅极介电层于该基底上，其中该栅介电层中的该高压栅介电层是作为一高压介电质区，而该栅介电层中的该低压栅介电层是作为一低压介电质区；形成一栅极于该隔离结构上、与该栅极预定区内的该栅介电层上；图形化该栅极介电层，仅留下其位于该栅极下的部分，而暴露该漏极预定区与该源极预定区，其中留下来的该高压介电质区是占据着该隔离结构、该漏极预定区、与该栅极区之间的交界区及该隔离结构、该源极预定区、与该栅极区之间的交界区；在该源极预定区与该漏极预定区内分别形成一源极区与一漏极区，其中该高压介电质区是占据着该漏极、该隔离结构、与该栅极所交界的一第一交界区与该源极、该隔离结构、与该栅极所交界的一第二交界区。
9.根据权利要求8所述的半导体装置的制造方法，其特征在于，该栅极包含与该漏极相邻的一漏极侧、及与该源极相邻的一源极侧，而该高压介电质区包含沿着该漏极侧延伸而占据着该第一交界区的一第一部分、与占据着该第二交界区的一第二部分。
10.根据权利要求8所述的半导体装置的制造方法，其特征在于，该栅极包含与该漏极相邻的一漏极侧、及与该源极相邻的一源极侧，而该高压介电质区包含沿着该漏极侧延伸而占据着该第一交界区的一第一部分、与延伸自该第一部分而占据着该第二交界区的一第二部分。
11.根据权利要求8所述的半导体装置的制造方法，其特征在于，该高压介电质区的厚度为210～550。
12.根据权利要求8所述的半导体装置的制造方法，其特征在于，该低压介电质区的厚度为40～150。
13.一种图罩，其特征在于，该图罩是用以图形化一基底中、为一隔离结构所隔离的一主动区上的一高压栅介电层，而该主动区具有为一栅极预定区所分隔的一漏极预定区与一源极预定区，该图罩包含一透明基板；以及一不透明层的图形于该透明基板上，当该图罩置于该基底上方而用以图形化该高压栅介电层时，该不透明层的图形是用以遮蔽位于该漏极预定区与部分的该栅极预定区上的该高压栅介电层，其中为该不透明层的图形所遮蔽的该高压栅介电层是占据着该隔离结构、该漏极预定区、与该栅极预定区之间的一第一预定交界区及该隔离结构、该源极预定区、与该栅极预定区之间的一第二预定交界区。
14.根据权利要求13所述的图罩，其特征在于，该栅极预定区包含与该漏极预定区相邻的一漏极侧、及与该源极预定区相邻的一源极侧；为该不透明层的图形所遮蔽的该高压栅介电层，包含位于该漏极预定区与该漏极侧上、而占据着该第一预定交界区的一第一部分、与占据着该第二预定交界区的一第二部分；以及该不透明层的图形包含一第一图形与一第二图形，当该图罩置于该基底上方而用以图形化该高压栅介电层时，该第一图形是用以遮蔽该高压栅介电层的该第一部分，该第二图形是用以遮蔽该高压栅介电层的该第二部分。
15.根据权利要求14所述的图罩，其特征在于，该不透明层的图形的该第二图形是延伸自该不透明层的图形的该第一图形。
全文摘要
本发明是提供一种半导体装置及其制造方法、与其所使用的图罩。上述一种半导体装置，其在一基底上具有为一隔离结构所隔离的主动区，其中在上述主动区内，上述半导体装置包含一栅极于上述基底上，其延伸横越上述主动区；一源极区与一漏极区，置于上述栅极二侧的基底上；以及一栅极介电层，置于上述基底与上述栅极之间，其包含相对较厚的一高压介电质区、与厚度相对较薄的一低压介电质区，其中上述高压介电质区是占据着上述漏极、上述隔离结构、与上述栅极所交界的一第一交界区及上述源极、上述隔离结构、与上述栅极所交界的一第二交界区。本发明可有效改善因场氧化层所造成的低击穿电压的问题，并能够减少制程步骤与成本。
文档编号H01L27/04GK101071824SQ200610140510
公开日2007年11月14日 申请日期2006年10月13日 优先权日2006年5月9日
发明者林怡君, 吴国铭, 柳瑞兴 申请人:台湾积体电路制造股份有限公司