专利名称：半导体器件和半导体器件的检查方法
技术领域：
本发明涉及上部可叠积半导体器件的半导体器件和该半导体器件的检查方法。
背景技术：
随着要求便携电话和数字相机等各种电子设备小型化、高功能化，如日本国特开2004-363126号公报记载的发明那样，已开发叠积电子部件，尤其是叠积多块半导体芯片，使其合为一体的叠层型半导体模件。
例如，叠积装载第1半导体芯片的第1半导体组件和装载第2半导体芯片的第2半导体组件。
这种叠层型半导体模件中，需要工序，以在叠积后进行检查并判断为劣质时，将全部叠层型半导体模件当作劣质作废，或拆掉安装处，重新进行安装等，成品率差。
针对这点，如日本国特开2004-281633号公报记载的发明那样，提出的组成在叠积多块芯片并安装成的叠层型模件中，各芯片具有在垂直于叠积方向的第1相同平面上安装时使用的安装用端子和检查质量时用的检查用端子，而且具有与不同于第1相同平面的第2相同平面上相邻的其它芯片的安装用端子连接的安装用焊盘、以及与检查用端子电导通的检查用焊盘。
根据该组成，首先，使已安装的芯片的检查用焊盘与叠积的芯片的检查用端子接合，从已安装的芯片的与检查用焊盘电导通的检查用端子输入检查用信号，进行检查；然后，检查结果良好时，在已安装的芯片的相同平面上移动叠积的已检查的芯片，将叠积的芯片的安装用端子连接到已安装的芯片的安装用焊盘，进行安装。
还有如日本国特开2002-83897号公报记载的那样做成叠层型半导体模件中能方便地检查电特性的组成。该模件构成包含半导体芯片、形成布线图案还同时在一个面装载半导体芯片并且形成大于该半导体芯片的外形的衬底、形成在比该衬底的装载半导体芯片的区域靠外的区域的第1端子、以及露出含有部分布线图案并在衬底的比第1端子靠内的区域与半导体芯片对置的面的相反端的面的第2端子，半导体芯片与第1和第2端子电连接。
该半导体器件中，形成电连接半导体芯片的第1和第2端子。因而，能将第1端子用于与其它构件电连接，将第2端子用于检查电特性。
又，如日本国特开平9-223725号公报记载的发明那样提出的组成在栅阵型半导体组件阵中，方便地完成表面安装时的信号引脚与电路板的电路图案的接合的导通检查和制作完的半导体组件的电测试。该半导体组件构成在将主体背方配置在栅阵的信号引脚与电路板的电路图案接合并进行表面安装的半导体器件中，具有在主体的表面电连接信号引脚的接触焊盘。
第2例中，叠积的芯片分别设置安装用连接端子和检查用连接端子，装载它们的衬底设置检查用接合部和连接其它衬底用的安装用端子。然而，此叠层模件在将芯片直接装在衬底而且叠积在子衬底安装芯片的组件的组成中，不能进行各组件的检查。
第3例中，能通过使用第2端子进行检查，但不能进行包含叠积用的连接端子的检查。
第4例中，能通过使用信号引脚和接触焊盘进行导通检查。然而，将这种组成用于叠层型半导体模件时，将接触焊盘作为叠层用的连接端子时，由于对接触焊盘进行检查的探头，会产生损伤，所以容易发生接触不良。
另一方面，随着电子设备的小型化、扁薄化的进展和半导体芯片薄片化的进展，叠积半导体芯片使其高功能化的要求进一步强烈起来。而且，半导体器件实现可以准备多块叠积的半导体芯片，并根据用途选择装载的半导体芯片进行叠积。此情况下，对叠积的半导体器件而言，为了在叠积半导体芯片前保障可靠性，需要进行叠积前的半导体器件的端子间连接状况检查。例如，需要在叠积前的半导体器件的衬底布线检查中，检查与装在上层的半导体器件连接用的连接端子和为与外部设备连接而设置的凸起电极之间的电导通状态。作为该检查方法，有上述第4例那样使用探头的方法。然而，该方法中，不仅如上文所述那样产生损伤并导致容易发生连接不良，而且存在检查装置造价高的课题。
发明内容
本发明的半导体器件和半导体器件的检查方法是为解决这种课题而完成的，其目的在于便于检查在上层叠积半导体器件的叠积用半导体器件与进行叠积的半导体器件的连接端子和设置用于与外部设备连接的凸起电极之间的电导通状态，提高叠层型半导体模件的可靠性。
为了达到上述目的，本发明的半导体器件，可在装载半导体芯片的衬底上叠积1块或多块叠层用半导体芯片，其中，具有形成在所述衬底的所述叠层用半导体芯片装载面，以连接所述半导体芯片的端子的多个连接端子；形成在所述衬底的所述叠层用半导体芯片装载面的背面的多个外部电极；直接在所述衬底内连接所述连接端子或所述衬底的内部布线和所述外部布线的导体；以及连接所述外部电极上连接的所述连接端子，并且形成在所述衬底的所述叠层用半导体芯片装载面的背面的检查用外部端子，通过对所述各连接端子连接的所述外部电极和所述检查用外部电极进行与所述连接端子之间的导通检查，进行各所述连接端子与所述外部电极之间的导通检查。
又，本发明的半导体器件，可在装载半导体芯片的衬底上叠积1块或多块叠层用半导体芯片，其中，具有形成在所述衬底的所述叠层用半导体芯片装载面，以连接所述半导体芯片的端子的多个连接端子；形成在所述衬底的所述叠层用半导体芯片装载面的背面的多个外部电极；直接在所述衬底内连接所述连接端子或所述衬底的内部布线和所述外部布线的导体；以及使所述外部电极内的大于等于2个的同节点的所述外部电极串联连接的导电结构，通过进行所述串联连接的所述连接端子内的规定的2个连接端子上连接的所述外部电极间的导通检查，进行各所述连接端子与所述外部电极之间的导通检查。
其特征又为用与所述连接端子同层的最高层布线形成所述导电结构，将所述串联连接的所述连接端子内的任意连接端子连接的所述外部电极作为基准电极，进行所述基准电极与所述各外部电极之间的导通检查，从而进行各所述连接端子与所述外部电极之间的导通检查。
其特征又为将抑制最高层布线形成的电压偏差的环状布线作为所述导电结构，并且将与所述环状布线同节点的所述外部电极连接到所述环状布线。
其特征又为组合任意层的布线，形成所述导电结构，并通过进行所述串联连接的所述连接端子内的规定的2个连接端子上连接的所述外部电极之间的导通检查，进行各连接端子与所述外部电极之间的导通检查。
又，本发明的半导体器件，可在装载半导体芯片的衬底上叠积1块或多块叠层用半导体芯片，其中，具有形成在所述衬底的所述叠层用半导体芯片装载面，以连接所述半导体芯片的端子的多个连接端子；形成在所述衬底的所述叠层用半导体芯片装载面的背面的多个外部电极；直接在所述衬底内连接所述连接端子或所述衬底的内部布线和所述外部布线的导体；以及使2个同节点的所述外部电极作为1组串联连接的导电结构，通过进行所述串联连接的各组的所述连接端子上连接的2个所述外部电极之间的导通检查，进行各所述连接端子与所述外部电极之间的导通检查。
其特征又为还具有所述各组的连接任一所述连接端子，并由最高层布线形成以抑制电压偏差的环状布线。
其特征又为所述导体和所述导通结构各自的间隔的设计尺寸值，大于最小设计尺寸值。
又，本发明的半导体器件的检查方法，进行上述半导体器件的导通检查时，使用电连接在分离成串联连接全部同节点的连接端子的各组的外部电极之间的检查插口，并且通过进行与成为串联连接的两端的所述外部电极对应的所述检查插口的端子之间的导通检查，进行各所述连接端子与所述外部电极之间的导通检查。
其特征又为使用电连接在分离成串联连接全部同节点的连接端子的各组的外部电极之间的检查插口，并且通过进行与成为串联连接的两端的所述外部电极对应的所述检查插口的端子之间的导通检查，进行全部所述连接端子与所述外部电极之间的导通检查。
综上所述，便于检查在上层叠积半导体器件的叠积用半导体器件与进行叠积的半导体器件的连接端子和设置用于与外部设备连接的凸起电极之间的电导通状态，能提高叠层型半导体模件的可靠性。
图1是示出本发明实施方式1的叠积用半导体器件的组成的剖视图。
图2是从上部看的实施方式1的衬底的组成的简图。
图3是从上部看的实施方式2的衬底的组成的简图。
图4是示出本发明实施方式2的连接的组成的概略图。
图5是从上部看的实施方式3的衬底的组成的简图。
图6是示出本发明实施方式3的衬底的组成的剖视图。
图7是示出本发明实施方式3的连接的组成的概略图。
图8是从上部看的实施方式4的衬底的组成的简图。
图9是示出本发明实施方式4的连接的组成的概略图。
图10是从上部看的实施方式5的衬底的组成的简图。
图11是示出本发明实施方式5的连接的组成的概略图。
具体实施例方式
下面，参照
本发明的实施方式。相同的组成单元标注相同的标号，有时省略说明。各附图中，各自的厚度和长度等在制图上与实际形状不同。而且，省略半导体芯片的连接用电极、衬底的连接端子、布线图案、通路孔等，或使其为容易表示的数量和形状。
本发明的半导体器件和半导体器件的检查方法，其衬底上装载半导体芯片的半导体器件中，具有形成在与半导体芯片装载面对置的面上的外部连接端子、以及与形成在半导体芯片装载面的叠积半导体芯片的连接端子，而且将与连接端子电连接的检查用外部端子设置在外部端子形成面上，形成连接端子连接本机用和检查用2种外部端子的组成，通过调查外部端子与检查用外部端子之间的电导通，进行连接端子与外部端子之间的导通检查。由此，能以仅接触形成在衬底的一面的外部端子和检查用外部端子的反射进行导通检查，因此便于检查连接端子与外部端子之间的电导通状态，能通过叠层型半导体模件的可靠性。
有多个电源和地等节点相同的连接端子时，串联连接各连接端子，进行与连接的2个连接端子对应的外部电极之间的导通检查，不设置检查用外部端子就能进行连接端子与外部电极之间的电导通状态的检查。
下面，主要详细说明具有相同节点的连接端子时的半导体器件和半导体器件的检查方法。
实施方式1用图1、图2说明本发明实施方式1的半导体集成电路。
图1是示出本发明实施方式1的叠积用半导体器件的组成的剖视图，图2是从上部看的实施方式1的衬底的组成的简图，图1是图2的A-A’剖视图。
图1中，180表示叠积的半导体器件，100表示半导体芯片，110表示装载半导体芯片的衬底，101表示将半导体芯片连接到衬底110用的凸起电极，102表示将凸起电极粘接到衬底110用的导电粘接剂，103表示填在半导体芯片100与衬底110的空间的欠装(underfill)树脂。实施方式1及其后的实施方式中，半导体芯片100呈现以一般倒装片装载的状态，但无专门知道丝焊式装载或叠积多块半导体芯片的状态的装载等芯片装载方法。
接着，示出衬底110的组成。
115、125、141表示将多层的半导体器件180连接到衬底110用的连接端子，104、132表示第1层的布线，106、120表示第3层的布线，112、122、142、143表示成为第4层的最下部的连接端子，113、123、144、145表示成为外部电极的凸起电极，107、108、109、111、114、121、124分别表示连接布线106与连接端子142的导体、连接布线106与连接端子141的导体、连接连接端子141与连接端子143的导体、连接连接端子112与连接端子125的导体、连接连接端子125与布线120的导体。
衬底110利用布线104、布线106、布线120、导体107、导体108、导体109、导体111、导体114、导体121、导体124等导体结构的布线环绕，形成可从最上部至最下部将规定的信号引出到需要处的结构。实施方式1示出4层布线的衬底，但5层布线、6层布线等布线层数为任意(以下各实施方式也相同)。
接着，示出成为本发明实施方式的特征的组成。
实施方式1中，由连接端子142、导体107、布线106和导体108连接凸起电极144和连接端子141，又，由导体109和连接端子143，连接连接端子141和凸起电极145。因而，连接端子141与凸起电极145的连接构成除成为检查用的连接的凸起电极144和连接端子141外，还从凸起电极145通过连接端子141串联连接到凸起电极144。通过利用此串联连接组成检查凸起电极144至凸起电极145的导通，可确认中途的连接端子141与凸起电极141的区间的连接没有问题，通过在作为外部电极的凸起电极144和凸起电极145连接检查装置，不使探头接触连接端子141的表面，就能方便地进行连接叠积的半导体器件用的连接端子144与凸起电极145的区间的导通检查。
此外，存在电源等同电位的端子时，构成具有连接被叠积的半导体器件180用的连接端子125、配置在与连接端子125相反方的衬底110的最下部以连接外部的衬底的连接端子122和连接到连接端子122的凸起电极123、将连接端子125与连接端子122相连的贯通导体121、与连接端子125同电位且配置在同一面上的连接端子115、配置在衬底110的最下部的连接端子112和连接到连接端子112的凸起电极113、将连接端子115与连接端子112相连的贯通导体111、连接连接端子125和连接端子115的导体114和124、布线120，并且从凸起电极123通过连接端子125、连接端子115串联连接到凸起电极113。通过利用此串联组成，检查凸起电极123至凸起电极113的导通，可确认中途的连接端子125与凸起电极123的区间的连接没有问题，不使探头接触连接端子125的连接端子115表面，就能方便地进行连接叠积的半导体器件用的连接端子125与凸起电极123的区间和连接端子115与凸起电极113的区间的导通检查。
其结果，不需要从衬底110的两面碰探头进行检查，检查插口的成本降低，能改善探头误触造成的成品率降低等。
图2中，203表示装载半导体芯片100的装载区、115、125、130、131、141表示连接被叠积的半导体器件180用的连接端子，132表示连接连接端子130和131的第1层衬底布线，106、120表示第3层衬底布线，114、124表示连接连接端子115和125、衬底布线120的导体。
连接端子130、连接端子131和布线132表示的布线组成与图1所示的用导体114、124和内部的布线120进行连接端子125与连接端子115的连接的布线组成不同，仅用第1层衬底布线132实施连接端子130与连接端子131的连接，维持相同的串联连接组成，同样不将探头接触衬底上部的连接端子，仅用衬底下部的凸起电极方便地进行连接端子、凸起电极之间的导通检查，能提高叠层型半导体模件的可靠性。
此外，实施方式1中，为了防止导体114、导体124、布线120、导体121、导体111之间某处相互接触，最好将各导体的距离取成大于最小设计尺寸，部分增大余量，从而抑制发生弊病(以下各实施方式也相同)。
综上所述，具有电源和地等电位相同而成为相同节点的连接端子的情况下，通过用任意层的布线连接这些连接端子，接触与这些连接端子对应的衬底下部的凸起电极，能进行各连接端子和与其对应的凸起电极之间的导通检查，因而仅用衬底的一面上形成的凸起电极，探头不接触连接端子就能进行导通检查，从而便于进行连接端子、凸起电极之间的导通检查，能提高叠层型半导体模件的可靠性。
实施方式2用图3、图4说明本发明实施方式2的半导体集成电路的实施例。本实施方式示出存在多个实施方式1所示的连接端子时如何连接各连接端子进行检查。
图3是从上部看的实施方式2的衬底的组成的简图，图4是示出本发明实施方式2的连接的组成的概略图，用图4进行说明。
图3中，315、325、345表示与被叠积的半导体器件连接用的连接端子，308表示连接连接端子315、325、345的将第1层的最外周作为1周的衬底布线。
图4中，315、325、345表示与被叠积的半导体器件连接用的连接端子，308表示连接连接端子315、325、345的将第1层的最外周作为1周的衬底布线，412、422、442表示成为第4从的最下部的连接端子，413、423、443表不凸起电极。
由衬底布线308连接连接端子315、325、345等多个存在同电位的连接端子的连接端子，起确保检查时的导电路径的作用。这时，衬底布线308限于第1层的布线，不使用第层布线、第3层布线。通过仅用第层对连接端子之间进行连接，不用成为检查对象的导通路径以外的衬底内部布线，就能经全部对象路径进行导通检查。
检查时，例如将凸起电极423固定为基准端子进行实施。首先，通过凸起电极423和凸起电极413检查连接端子315与凸起电极413的区间；接着，通过凸起电极423和凸起电极443检查连接端子345与凸起电极443的区间；就这样单端基准端子固定地依次进行端子连接确认。
此外，通过将全部导体路径的连接端子连接到1条第1层布线308，可将任意选择的1个凸起电极当作基准，进行成为检查对象的全部路径的导通检查，因而能省略检查时改变基准端子用的等待时间，而且检查程序简单，关系到防止差错。
综上所述，具有电源和地等电位相同而成为相同节点的连接端子的情况下，通过第1层链接布线连接这些连接端子，将与这些连接端子对应的衬底下部的任意凸起电极当作基准，进行与同各连接端子对应的凸起电极的导通检查，能进行各连接端子与和其对应的凸起电极之间的导通检查，所以探头不接触连接端子，仅用衬底的一面上形成的凸起电极而且设置任意基准电极，就能进行导通检查，从而便于进行连接端子、凸起电极之间的导通检查，能提高叠层型半导体模件的可靠性。
再者，通过兼用第1层链接布线和用于抑制同节点连接端子兼的电压偏差的环状布线，可抑制本发明的检查用链接布线面积的增加。
实施方式3用图5～图7说明本发明实施方式3的半导体集成电路的实施例。对实施方式2中由第1层布线不能环绕布线的情况示出如何连接各连接端子。
图5是从上部看的实施方式3的衬底的组成的简图，图6是示出本发明实施方式3的衬底的组成的剖视图，示出图5的A-A’的截面。图7是示出本发明实施方式3的连接的组成的概略图，用图7进行说明。
图5中，515、523、345表示与被叠积的半导体器件连接用的连接端子，518表示连接连接端子515、525、345的将第2层的最外周作为1周的衬底布线。
图6中，515表示与被叠积的半导体器件连接用的连接端子，518表示将第2层的最外周作为1周的衬底布线，614表示将连接端子515与衬底布线518相连的导体，612表示成为第4层的最下部的连接端子，611表示连接连接端子515和连接端子612的导体，613表示凸起电极。
图7中，515、523、345表示与被叠积的半导体器件连接用的连接端子，518表示连接连接端子515、525、345的将第2层的最外周作为1周的衬底布线，612、722、742表示成为第4层的最下部的连接端子，613、723、743表示凸起电极。
衬底布线518是连接存在连接端子515、525、345等多个同电位的连接端子的布线。实施方式3与实施方式2不同，仅第1层无布线环绕的情况下传播从第1层变换到第2层布线或第3层布线等第1层以外的布线后，再次对布线将传播变化到第1层。布线518起抑制各连接端子的电压偏差的作用，而且第2层、第3层比第1层有安设布线的空间的情况下，通过加粗衬底布线518，有望进一步抑制电压偏差。
检查时，与实施方式2相同，也将凸起电极723固定为基准端子，进行实施。首先，通过凸起电极723和凸起电极613检查连接端子515与凸起电极613的区间；接着，通过凸起电极723和凸起电极743检查连接端子345与凸起电极743的区间；就这样单端基准端子固定地依次进行端子连接确认。
综上所述，具有电源和地等电位相同而成为相同节点的连接端子的情况下，难以仅第1层的布线进行环绕，通过在各布线层形成的链接布线连接这些连接端子，将与这些连接端子对应的衬底下部的任意凸起电极作为基准，进行与各连接端子所对应的凸起电极的导通检查，能进行各连接端子与和其对应的凸起电极之间的导通检查，所以探头不接触连接端子，仅用衬底的一面上形成的凸起电极而且设置任意基准电极，就能进行导通检查，从而便于进行连接端子、凸起电极之间的导通检查，能提高叠层型半导体模件的可靠性。
实施方式4用图8、图9说明本发明实施方式4的半导体集成电路的实施例。通过从实施方式3改变检查方法，简化布线环绕。
图8是从上部看的实施方式4的衬底的组成的简图，图9是示出本发明实施方式4的连接的组成的概略图，用图9进行说明。
图8中，815、825表示与被叠积的半导体器件连接用的连接端子，833、834表示连接成为同电位的连接端子的第2层和第3层的衬底布线。
图9中，815、825、945、955、965表示与被叠积的半导体器件连接用的连接端子，833表示连接连接端子815、连接端子945的第2层的衬底布线，834表示连接连接端子955、连接端子965的第3层的衬底布线，912、922、942、952表示成为第4层的最下部的连接端子，913、923、943、953表示凸起电极。
衬底布线833、834是连接存在连接端子815、825、945、955、965等多个同电位连接端子的布线，执行确保检查时的导电路径的任务。这时，衬底部833、834不形成连接全部有多个的同电位连接端子的链接布线，仅限于1条路径，例如布线833将连接端子815与连接端子945之间连接，布线834将进来的咱955与连接端子965之间连接。
检查时，与实施方式3不同，不设检查的基准端子，实施2条路径1组的连接端子-凸起电极的导通检查。首先，通过凸起电极923和凸起电极913检查连接端子815与凸起电极913的区间；接着，通过凸起电极943和凸起电极953检查连接端子945与凸起电极953的区间。就这样使各区间独立地进行端子连接确认。当然，这时需要将检查对象以外的全部凸起电极设定成开路状态，以免通过检查对象外的布线路径作错误的连接检查。结果，检查工序变多，但代之以不设链接布线，并且在抑制电压偏差的同时，高效率地进行布线，可望衬底布线简化。
综上所述，具有电源和地等电位相同而成为相同节点的连接端子的情况下，将每2条路径的连接端子-凸起电极之间的连接作为1组，并且连接端子之间用任意层的布线连接，从而能用该各组的衬底下部的凸起电极进行与各连接端子所对应的凸起电极的导通检查；由于能进行各连接端子与和其对应的凸起电极之间的导通检查，探头不接触连接端子，仅用衬底的一面上形成的凸起电极而且设置任意基准电极，就能进行导通检查，所以便于进行连接端子、凸起电极之间的导通检查，能提高叠层型半导体模件的可靠性。
实施方式5用图10、图11说明本发明实施方式5的半导体集成电路的实施例。提出从实施方式1简化各连接端子之间的检查的方法。
图10是从上部看的实施方式5的衬底的组成的简图，图11是示出本发明实施方式5的连接的组成的概略图，用图11进行说明。
图10中，1015、1025、1045、1055、1065、1075表示与被叠积的半导体器件连接用的连接端子，并示出连接端子1015与连接端子1025、连接端子1045与连接端子1055、连接端子1065与连接端子1075分别为同电位的各连接端子形成1对为1组的状态。而且，1015和1025的组为电源、1045和1055的组为地那样各组之间非同电位也没有问题，都能连接全部路径。
图11中，1015、1025、1045、1055、1065、1075表示与被叠积的半导体器件连接用的连接端子，1133表示将连接端子1015、连接端子1025连接的第1层衬底布线，1112、1122表示成为第4层的最下部的连接端子，1113、1123表示凸起电极，1190、1192表示检查插口端子上在检查时取导通的端子，1191表示在检查插口上连接形成1对的组的各连接端子用的导体。
实施方式5中，连接端子1015和连接端子1025、连接端子1045和连接端子1055这些同电位连接端子必需形成1对的组。但是，实施方式1所示的用凸起电极144和凸起电极145完成连接检查的组成也可当作1对的组。
检查时，使用由导体1191等连接各连接端子的组的检查插口端子进行，通过从检查插口端子1190经连接端子1025、连接端子1015、连接端子1112、凸起电极1113、连接端子1045、连接端子1055、导体1191、连接端子1065、连接端子1075，串联连接到端子1192，能一次进行连接端子1025与凸起电极1123之间、连接端子1015与凸起电极1113之间、连接端子1045与同其对应的凸起电极之间、连接端子1055与同其对应的凸起电极之间、连接端子1065与同其对应的凸起电极之间、连接端子1075与同其对应的凸起电极之间的导通检查，从而可缩短检查时间。
综上所述，具有电源和地等电位相同而成为相同节点的连接端子的情况下，将每2条路径的连接端子-凸起电极之间的连接作为1组，并且使用将端子之间连接的检查插口，以第1层的布线将各连接端子之间连接，使各组串联连接，从而安装检查插口时布线成串联连接全部成为同节点的连接端子和与其对应的凸起电极的连接路径，所以可通过进行串联连接布线的两端部的凸起电极之间的导通检查，进行全部连接端子-凸起电极之间的连接的导通检查，探头不接触连接端子，仅用衬底的一面上形成的凸起电极就能进行导通检查，使便于进行连接端子、凸起电极之间的导通检查，能提高叠层型半导体模件的可靠性。
权利要求
1.一种半导体器件，可在装载半导体芯片的衬底上叠积1块或多块叠层用半导体芯片，其特征在于，具有形成在所述衬底的所述叠层用半导体芯片装载面，以连接所述半导体芯片的端子的多个连接端子；形成在所述衬底的所述叠层用半导体芯片装载面的背面的多个外部电极；直接在所述衬底内连接所述连接端子或所述衬底的内部布线和所述外部布线的导体；以及连接所述外部电极上连接的所述连接端子，并且形成在所述衬底的所述叠层用半导体芯片装载面的背面的检查用外部端子，通过对所述各连接端子连接的所述外部电极和所述检查用外部电极进行与所述连接端子之间的导通检查，进行各所述连接端子与所述外部电极之间的导通检查。
2.一种半导体器件，可在装载半导体芯片的衬底上叠积1块或多块叠层用半导体芯片，其特征在于，具有形成在所述衬底的所述叠层用半导体芯片装载面，以连接所述半导体芯片的端子的多个连接端子；形成在所述衬底的所述叠层用半导体芯片装载面的背面的多个外部电极；直接在所述衬底内连接所述连接端子或所述衬底的内部布线和所述外部布线的导体；以及使所述外部电极内的大于等于2个的同节点的所述外部电极串联连接的导电结构，通过进行所述串联连接的所述连接端子内的规定的2个连接端子上连接的所述外部电极间的导通检查，进行各所述连接端子与所述外部电极之间的导通检查。
3.如权利要求2中所述的半导体器件，其特征在于，用与所述连接端子同层的最高层布线形成所述导电结构，将所述串联连接的所述连接端子内的任意连接端子连接的所述外部电极作为基准电极，进行所述基准电极与所述各外部电极之间的导通检查，从而进行各所述连接端子与所述外部电极之间的导通检查。
4.如权利要求3中所述的半导体器件，其特征在于，将抑制最高层布线形成的电压偏差的环状布线作为所述导电结构，并且将与所述环状布线同节点的所述外部电极连接到所述环状布线。
5.如权利要求2中所述的半导体器件，其特征在于，组合任意层的布线，形成所述导电结构，并通过进行所述串联连接的所述连接端子内的规定的2个连接端子上连接的所述外部电极之间的导通检查，进行各连接端子与所述外部电极之间的导通检查。
6.一种半导体器件，可在装载半导体芯片的衬底上叠积1块或多块叠层用半导体芯片，其特征在于，具有形成在所述衬底的所述叠层用半导体芯片装载面，以连接所述半导体芯片的端子的多个连接端子；形成在所述衬底的所述叠层用半导体芯片装载面的背面的多个外部电极；直接在所述衬底内连接所述连接端子或所述衬底的内部布线和所述外部布线的导体；以及使2个同节点的所述外部电极作为1组串联连接的导电结构，通过进行所述串联的各组的所述连接端子上连接的2个所述外部电极之间的导通检查，进行各所述连接端子与所述外部电极之间的导通检查。
7.如权利要求6中所述的半导体器件，其特征在于，还具有所述各组的连接任一所述连接端子，并由最高层布线形成以抑制电压偏差的环状布线。
8.如权利要求1中所述的半导体器件，其特征在于，所述导体和所述导通结构各自的间隔的设计尺寸值，大于最小设计尺寸值。
9.一种半导体器件的检查方法，其特征在于，进行权利要求6中所述的半导体器件的导通检查时，使用电连接在分离成串联连接全部同节点的连接端子的各组的外部电极之间的检查插口，并且通过进行与成为串联连接的两端的所述外部电极对应的所述检查插口的端子之间的导通检查，进行各所述各所述连接端子与所述外部电极之间的导通检查。
10.如权利要求9中所述的半导体器件的检查方法，其特征在于，使用电连接在分离成串联连接全部同节点的连接端子的各组的外部电极之间的检查插口，并且通过进行与成为串联连接的两端的所述外部电极对应的所述检查插口的端子之间的导通检查，进行全部所述连接端子与所述外部电极之间的导通检查。
全文摘要
本发明揭示一种半导体器件和半导体器件的检查方法。在具有用于与进行叠积的半导体芯片连接的连接端子和用衬底内的导体与该连接端子连接的外部端子的叠积用半导体器件的衬底中，通过使电源和地等的同节点的连接端子之间电导通，添加最少的检查用端子，就能方便地进行各连接端子和与其对应的外部端子之间的电导通状态的检查，使叠层型半导体模件的可靠性提高。
文档编号H01L25/00GK1983584SQ20061014217
公开日2007年6月20日 申请日期2006年9月29日 优先权日2005年12月15日
发明者品川雅俊, 川端毅 申请人:松下电器产业株式会社