专利名称：电感器结构及集成电路结构的制作方法
技术领域：
本发明涉及一种电感器(inductor)结构，尤其涉及一种形成于半导体集 成电路中的电感器结构。
背景技术：
在半导体工业中，直接制作于硅基材上的电感元件已被广泛地使用在 许多CMOS射频电路上，诸如低杂讯放大器或低噪放大器(low-noise amplifier)、电压控制振荡器(voltage-controlled oscillator)以及功率放大器 (power amplifier)等。传统的电感元件通常被设计成类似螺旋形状(spiral shape)等形式，并利用賊镀及蚀刻等半导体工艺步骤形成在基材表面上。
图1显示一现有的半导体集成电路上的电感器，是利用半导体集成电 路的内连线结构(interconnectionstructure)工艺所制得。图2显示图1中A部 分的立体图。此现有的电感器IO为平面螺旋状，包括一金属层12、 一组介 层插塞14、及一金属层16(在图1中未显示)。金属层12是在形成集成电路 中最上层的金属内连线层中的金属内连线时，同时所制得，位于金属内连 线层的介电层18(在图2中未显示)中。金属层16是在形成前一层的金属内 连线层中的金属内连线时，同时所制得。介层插塞14位于金属层12与16 之间，与二者电连接，是由填充于介层洞的金属所构成，具有多个，例如 形成二排的排列，平行排列于金属层12的下方。介层插塞(viaplug) 14是在 形成金属内连线的插塞时，同时制得。现有的技术，使用多个介层插塞14 平行排列于金属层下方。这样的结构，经由多个介层插塞的设计，增加电 感线圏(coil)的表面积，以增加品质因数。
因为电感器利用最上层的内连线层，与最上层的内连线同时制得，因 此，二者的厚度相同。于目前的0.18nm工艺中，最上层的金属内连线厚 度是20,000A,使得电感器在此层的金属层厚度亦随之如此厚，致使电感线 圈所需的宽度及间隔变大。目前的宽度约在1.2pm,及间隔约在1.0pm。 使得如此所制得的电感器尺寸相对的大，占用太多面积。电感品质的好坏是采用品质因数Q (quality factor, Q)来判断。Q可以 下列式(I)表示 Q = 4 (1)
其中，co与施加于电感器的信号频率有关，L为此电感器的电感，R为 此电感器的电阻。R值越小，Q越大。希望Q值越大越好，其中一种方式 是降低R值以增加Q值。若使用较大线径的导线绕制线圈，则可减少R值。 因此，在利用半导体集成电路的内连线结构制造电感时，使金属层厚度越 厚，则电阻越小。
然而太厚的金属层，除了有上述因宽度及间隔需求较大的缺点外，太 厚的金属层也易使得当在它下层的介层洞插塞在截面积太小时，电感器的 线圈易倒塌。因此，以现有的电感器结构而言，虽然希望增进电感线圈金 属层厚度(即，最上层的金属内连线的厚度)以降低电阻，但也希望能降低最 上层的金属内连线的厚度(即，电感线圈金属层厚度)以降低电感线圈的宽度 及间隔以及避免电感器线圏易倒塌，因此有所冲突。
再者，当使用成排的介层插塞排置于金属层下面时，若其中有一个介 层插塞毁损不通电，对电感器的电性多少有所影响。
因此，仍需要有一种较佳的电感器结构以解决上述问题。
发明内容
因此，本发明的目的是提供一种电感器结构，特征在于利用最上层的 内连线层及其下方的内连线层间介电层整体空间制作电感线圈，如此既降 低内连线层厚度，而减少线圈宽度及间隔，亦有相当于增加电感导线截面 积的功效，可降低电阻，获得较高的Q值。
依据本发明的电感器结构，位于一半导体基底中，半导体基底包括有 一最上层的内连线位于一第一介电层中、 一第二介电层位于第一介电层的 下方、及至少一介层洞位于第二介电层中而填有一插塞与最上层的内连线 电连接。电感器结构包括有下列。 一第一导电层，螺旋状，位于第一介电 层中，具有与最上层的内连线相同的材料。以及， 一第二导电层，填入于 一位于第二介电层中的沟渠状开口(trench opening)中，位于第一导电层下 方，以顶部与第一导电层底部连接，具有的螺旋形状与第一导电层的螺旋200610143598.5
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状相同，并具有与插塞相同的材料。
于本发明的另一具体实施例中，依据本发明的电感器结构，位于一半 导体基底中，半导体基底包括一最上层的内连线位于一第一介电层中、一 第二介电层位于第一介电层的下方、及至少一介层洞位于第二介电层中而 填有一插塞与最上层的内连线电连接。电感器结构包括下列。 一第一导电 层，填入于一位于第一介电层中的沟渠状开口中，为螺旋状，并具有与最 上层的内连线相同的材料。以及， 一第二导电层，位于第二介电层中，位 于第一导电层下方，以顶部与第一导电层底部连接，具有的螺旋形状与第 一导电层的螺旋状相同，并具有与插塞相同的材料。
依据本发明的集成电路结构，包括有一半导体基底； 一多层内连线结构位于半导体基底上，包括一最上层的内连线位于一第一介电层中、 一第 二介电层位于第一介电层的下方、及至少一介层洞位于第二介电层中而填
有一插塞与最上层的内连线电连接； 一电感器结构，包括 一第一导电层， 螺旋状，位于第一介电层中，具有与最上层的内连线相同的材料；及一第 二导电层，填入于一位于第二介电层中的沟渠状开口中，位于第一导电层 下方，以顶部与第一导电层底部连接，具有的螺旋形状与第一导电层的螺 旋状相同，并具有与插塞相同的材料。
与现有技术比较下，依据本发明的电感器结构，利用到最上层内连线 层作为导电层，同时，利用导电层下面的内连线层间介电层或更多的下层 来形成类似薄墙状的沟渠状插塞，与导电层形成一体，效果类似增加电感 线圈的截面积，可降低电阻值，而增加Q值。或者，在维持一定Q值时， 导电层厚度可适度的减少，如此可避免上述因为导电层厚度厚而使宽度及 间隔变大的问题，可缩小元件尺寸。同时，因为导电层厚度减少及沟渠状 介层洞的使用，也可避免倒塌的发生。
图1显示一现有的半导体集成电路中的电感器的平面示意图； 图2显示图1中A部分的立体示意图3显示依据本发明的电感器结构的第一具体实施例的平面示意图;
图4显示图3中沿B-B，切线的剖面示意图5显示图3所示的电感器结构的部分立体示意图6显示依据本发明的电感器结构的第二具体实施例的剖面示意图； 图7显示依据本发明的电感器结构的第三具体实施例的剖面示意图; 图8显示依据本发明的电感器结构的第四具体实施例的剖面示意图; 图9显示依据本发明的电感器结构的第五具体实施例的剖面示意图； 图IO显示图8的电感器结构的部分立体示意图。 主要元件符号说明
10现有的电感器12金属层
14介层插塞16金属层
18介电层20电感器结构
21电感器结构22第一导电层
23第三导电层24第二导电层
25第四导电层26第一介电层
27第三介电层28第二介电层
29第四介电层30半导体基底
31电感器结构32第一导电层
34a第二导电层34b第二导电层
40电感器结构42第一导电层
44第二导电层50电感器结构
52a第一导电层52b第一导电层
54第二导电层
具体实施例方式
请参阅图3至图5，说明依据本发明的电感器结构的第一具体实施例。 图3显示一电感器结构的平面示意图。图4显示图3中沿B-B，切线的剖面 示意图。图5显示图3所示的电感器结构的一段立体示意图。电感器结构 20，位于一半导体基底30中，半导体基底30包括一最上层的内连线(未示 出)位于一第一介电层26中、 一第二介电层28位于第一介电层的下方、至 少 一介层洞(未示出)位于第二介电层中而填有一介层插塞(未示出)与最上层 的内连线电连接。电感器结构20则包括一第一导电层22，螺旋状，位于第 一介电层26中，包括与最上层的内连线相同的材料。 一第二导电层24，填 入于一位于第二介电层28中的沟渠状开口中，位于第一导电层22下方，
以顶部与第 一导电层22底部连接，呈现与第 一导电层22相同的螺旋形状， 并包括与介层插塞相同的材料。
依据本发明的电感器结构的导电层材质，与内连线结构的接触插塞 (contact plug)、内连线或介层插塞同时制得，所以所使用的材质相同，为导 电性材料，例如金属或其他导电性材料，金属可举例有铜、铜合金、铝、 铝合金、金、金合金、银、银合金、及钨等等，但不限于此等。钨金属、 铝合金可作为接触插塞或介层插塞的材料。而由于铜金属不易蚀刻，因此 在利用铜金属作为金属内连线结构的电导通材料时，大多是利用单镶嵌 (single damascene)或者是双镶嵌(dual damascene)工艺来形成所需的铜介层 插塞(via plug)和铜导线。
当内连线结构是以双镶嵌工艺，例如，沟渠优先(trench-first)、介层洞 优先(via-first)、或部分介层洞优先(partial-via-first)等的双镶嵌结构工艺制造 时，第一导电层22及第二导电层24即同时由所使用的双镶嵌工艺所制得。 此时，第一导电层22及第二导电层24在结构上是同一个整体。由于双镶 嵌的内连线结构大多使用铜为材质，第一导电层22及第二导电层24可包 括铜为材质。由于使用铜为导电层材质，所以优选包括一阻障层(未示出) 位于第一导电层22与第一介电层26之间及第二导电层24与第二介电层28 之间。而在第一介电层26与第二介电层28之间，依所使用的镶嵌方法而 定，可具有一蚀刻停止层(未示出)，或是第一介电层26与第二介电层28可 为一单一而连续形成的介电层。当内连线结构是沉积铝再将铝熔融以良好 的填入沟渠或插塞中以制得时，第 一导电层22及第二导电层24可包括铝。 当内连线结构是以单镶嵌工艺制造时，第一导电层22可包括铜，及第二导 电层24可包括鵠。
依据本发明的电感器结构的各层导电层厚度，分别与内连线结构各层 厚度大致相同。例如，第一导电层22厚度与最上层的内连线厚度大致相同。 第二导电层24的厚度则与最上层的内连线下方的介层插塞厚度大致相同。
第一介电层26、及第二介电层28是内连线结构所使用的介电材料，例 如氧化硅、磷硅玻璃(phosphosilicate glass ， PSG)、硼磷硅玻璃
(borophosphosilicate glass, BPSG)、或是其他低介电材料例如氟硅玻璃 (fluorinated silica glass, FSG)、有机硅酸盐玻璃(organosilicate glass, OSG)等。 依据本发明的电感器结构为螺旋状，例如三角形、方形等多边形的螺
旋状、或圓形螺旋状均可。
值得注意的是，现有技术的电感器结构中，导电层与最上层的内连线 的厚度相同，大约为20，000A。但是，于本发明中，因为第二导电层为一墙 状的结构，与第一导电层结合而为整体导电线圈的结构，总厚度厚，因此， 可降低最上层的内连线的厚度(亦即第一导电层的厚度)，电感器结构仍然稳
固，并且线圈截面积仍比现有技术为大，电阻降低而Q值增加。
依据本发明的电感器结构，第二导电层可进一步为多层，分别填入于 多个位于第二介电层中的平行的沟渠状开口中。考虑到单一层的第二导电 层时，若宽度太宽，则在制作时，在形成沟渠状开口后，填入导电层材料 时，有可能产生空隙，填不满。因此，可于介电层中形成多条沟渠状开口， 而不只一条，如此宽度较小，有利第二导电层材料的填入。
请参阅图6,其显示依据本发明的电感器结构的第二具体实施例的剖面 示意图。电感器结构31，位于一半导体基底30中，半导体基底30包括一 最上层的内连线(未示出)位于一第一介电层26中、 一第二介电层28位于第 一介电层的下方、至少一介层洞(未示出)位于第二介电层中而填有一介层插 塞(未示出)与最上层的内连线电连接。电感器结构31则包括一第一导电层 32，螺旋状，位于第一介电层26中，包括与最上层的内连线相同的材料。 二个第二导电层34a及34b，分别填入于位于第二介电层28中的二个沟渠 状开口中，位于第一导电层32下方，以顶部与第一导电层32底部连接， 呈现与第一导电层32相同的螺旋形状，并包括与介层插塞相同的材料。第 一导电层32及第二导电层34a及34b亦可合而为一个整体，材质可如上述。
上述的依据本发明的电感器结构的例子是单一的导电层在上层，而一 或多个墙状介层插塞作为导电层在下层的情形。此结构亦可颠倒过来，即， 一或多个墙状介层插塞作为导电层在上层，而单一的导电层在下层的情形。 如图7及图8所示。
请参阅图7,其显示依据本发明的电感器结构的第三具体实施例的剖面 示意图。电感器结构40，位于一半导体基底30中，半导体基底30如上所 述。电感器结构40则包括一第一导电层42，填入于一位于第一介电层26 中的沟渠状开口中，为螺旋状，并包括与最上层的内连线相同的.材料。一 第二导电层44,位于第二介电层28中，位于第一导电层42下方，以顶部 与第一导电层42底部连接，呈现与第一导电层42相同的螺旋形状，并包
括与介层插塞相同的材料。
请参阅图8，其显示依据本发明的电感器结构的第四具体实施例的剖面 示意图。电感器结构50,位于一半导体基底30中，半导体基底30如上所 述。电感器结构50则包括二个第一导电层52a及52b,分别填入于位于第 一介电层26中的二个沟渠状开口中，为螺旋状，并包括与最上层的内连线 相同的材料。 一第二导电层54，位于第二介电层28中，位于第一导电层 52a及52b下方，以顶部与第一导电层52a及52b底部连接，呈现与第一导 电层52a及52b相同的螺旋形状，并包括与介层插塞相同的材料。
依据本发明的电感器结构可包括更多层的导电层形成一体。例如，当 半导体基底具有一多层内连线结构时，例如进一步包括一第三介电层位于 第二介电层下方、及一第二内连线位于第三介电层中。此时，电感器结构 可进一步包括一第三导电层，位于第三介电层中，于第二导电层下方，以 顶部与第二导电层底部连接，螺旋状与第二导电层的螺旋状相同，并包括 与第二内连线相同的材料。如此，第三导电层与第一导电层及第二导电层 可合而为一整体。
又例如，半导体基底更进一步包括一第四介电层位于第三介电层下方、 及至少一介层插塞位于第四介电层时，则电感器结构又可进一步包括一第 四导电层，填入于一位于第四介电层中的沟渠状开口中，于第三导电层下 方，以顶部与第三导电层底部连接，螺旋状与第三导电层的螺旋状相同，
并包括与该介层插塞相同的材料。
又例如，半导体基底更进一步包括一第五介电层位于第四介电层下方、 及一第三内连线位于第五介电层时，电感器结构则可进一步包括一第五导 电层，位于第五介电层中，于第四导电层下方，以顶部与第四导电层底部 连接，呈现与第四导电层的螺旋状相同的形状，并包括与第三内连线相同 的材料。
图9是本发明的第五具体实施例的剖面示意图，显示依据本发明的电 感器结构可包括更多层的导电层。电感器结构21，位于一半导体基底30中， 半导体基底30包括如前述的一最上层的内连线(未示出)位于一第一介电层 26中、 一第二介电层28位于第一介电层的下方、至少一介层洞沐示出)位 于第二介电层中而填有一介层插塞(未示出)与最上层的内连线电连接之外， 还进一步包括位于第二介电层28下方的一第三介电层27、一第二内连线(未
示出)位于第三介电层27中、位于第三介电层27下方的一第四介电层29、 及至少一介层插塞位于第四介电层29中。电感器结构21则包括一第一导 电层22，螺旋状，位于第一介电层26中，包括与最上层的内连线相同的材 料。 一第二导电层24,填入于一位于第二介电层28中的沟渠状开口中，位 于第一导电层22下方，以顶部与第一导电层22底部连接，呈现与第一导 电层22相同的螺旋形状，并包括与介层插塞相同的材料，以及，可进一步 包括一第三导电层23，位于第三介电层27中，于第二导电层24下方，以 顶部与第二导电层24底部连接，呈现与该螺旋状相同的形状，并包括与该 第二内连线相同的材料。电感器结构可再进一步包括一第四导电层25，填 入于一位于第四介电层29中的沟渠状开口中，于第三导电层23下方，以 顶部与第三导电层23底部连接，呈现与该螺旋状相同的形状，并包括与该 介层插塞相同的材料。
图IO显示图8的电感器结构的部分立体示意图。介电层26、 27、 28、 及29未示出。可清楚知道依据本发明的电感器结构是结合位于内连线结构 中最上层中的导电层、及其下方的一或多层中的导电层及沟渠形介层插塞 结合为一体，形成具有增加的厚度的电感线圈。
依据本发明的电感器结构的制作，是与内连线的制作同时进行。内连 线的制作如现有技术，可利用单镶嵌、双镶嵌、或铝沉积及熔融法等方法 制得，但不限于此等方法。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等 变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种电感器结构，位于半导体基底中，该半导体基底包括最上层的内连线位于第一介电层中、第二介电层位于第一介电层的下方、及至少一介层洞位于第二介电层中而填有介层插塞与该最上层的内连线电连接，该电感器结构包括第一导电层，螺旋状，位于第一介电层中，包括与该最上层的内连线相同的材料；及第二导电层，填入于位于第二介电层中的沟渠状开口中，位于第一导电层下方，以顶部与第一导电层底部连接，具有与该螺旋状相同的形状，并包括与该介层插塞相同的材料。
2. 如权利要求1所述的电感器结构，其中，第一导电层及第二导电层 是由双镶嵌工艺所制得而为 一整体。
3. 如权利要求2所述的电感器结构，其中，第一导电层及第二导电层 包括铜，以及，阻障层位于第一导电层与第一介电层之间及第二导电层与 第二介电层之间。
4. 如权利要求1所述的电感器结构，其中第一介电层及第二介电层形 成为单一的介电层。
5. 如权利要求1所述的电感器结构，其中，该第一介电层与该第二介 电层之间具有蚀刻停止层。
6. 如权利要求1所述的电感器结构，其中，第一导电层及第二导电层 包括铝。
7. 如权利要求1所述的电感器结构，其中，第一导电层包括铜，及第 二导电层包括鴒。
8. 如权利要求1所述的电感器结构，其中，第二导电层为多层，分别 填入于多个位于第二介电层中的平行的沟渠状开口中。
9. 如权利要求1所述的电感器结构，其中，该半导体基底具有多层内连线结构，而还包括位于第二介电层下方的 第三介电层、及第二内连线位于第三介电层中；及该电感器结构进一步包括第三导电层，位于第三介电层中，于第二导 电层下方，以顶部与第二导电层底部连接，具有与该螺旋状相同的形状， 并包括与该第二内连线相同的材料。
10. 如权利要求9所述的电感器结构，其中，该半导体基底还包括位于第三介电层下方的第四介电层、及至少一介层插塞位于第四介电层中；及该电感器结构进一步包括第四导电层，填入于位于第四介电层中的沟 渠状开口中，于第三导电层下方，以顶部与第三导电层底部连接，具有与 该螺旋状相同的形状，并包括与该介层插塞相同的材料。
11. 如权利要求IO所述的电感器结构，其中，该半导体基底还包括位于第四介电层下方的第五介电层、及第三内连 线位于第五介电层中；及该电感器结构进一步包括第五导电层，位于第五介电层中，于第四导 电层下方，以顶部与第四导电层底部连接，具有与该螺旋状相同的形状， 并包括与该第三内连线相同的材料。
12. —种电感器结构，位于半导体基底中，该半导体基底包括最上层的 内连线位于第一介电层中、第二介电层位于第一介电层的下方、及至少一 介层洞位于第二介电层中而填有介层插塞与该最上层的内连线电连接，该 电感器结构包括第一导电层，填入于位于第一介电层中的沟渠状开口中，为螺旋状， 并包括与该最上层的内连线相同的材料；及第二导电层，位于第二介电层中，位于第一导电层下方，以顶部与第 一导电层底部连接，具有与该螺旋状相同的形状，并包括与该介层插塞相 同的材料。
13. 如权利要求12所述的电感器结构，其中，第一导电层及第二导电 层包括铜，以及，阻障层位于第一导电层与第一介电层之间及第二导电层 与第二介电层之间。
14. 如权利要求12所述的电感器结构，其中，第一介电层及第二介电 层形成为单一的介电层。
15. 如权利要求12所述的电感器结构，其中，第一导电层及第二导电 层包括铝。
16. 如权利要求12所述的电感器结构，其中，第一导电层包括铜，及 第二导电层包括鴒。
17. 如权利要求12所述的电感器结构，其中，第一导电层为多层，分 别填入于多个位于第 一介电层中的平行的沟渠状开口中。
18. 如权利要求12所述的电感器结构，其中，该半导体基底具有多层内连线结构，而还包括位于第二介电层下方的 第三介电层、及第二内连线位于第三介电层中；及该电感器结构进一步包括第三导电层，填入于位于第三介电层中的沟 渠状开口中，于第二导电层下方，以顶部与第二导电层底部连接，具有与该螺旋状相同的形状，并包括与第二内连线相同的材料。
19. 如权利要求18所述的电感器结构，其中，该半导体基底还包括位于第三介电层下方的第四介电层、及至少一介 层插塞位于第四介电层中；及该电感器结构进一步包括第四导电层，位于第四介电层中，于第三导 电层下方，以顶部与第三导电层底部连接，具有与该螺旋状相同的形状， 并包括与该介层插塞相同的材料。
20. 如权利要求19所述的电感器结构，其中，该半导体基底还包括位于第四介电层下方的第五介电层、及第三内连 线位于第五介电层中；及该电感器结构进一步包括第五导电层，填入于位于第五介电层中的沟 渠状开口中，于第四导电层下方，以顶部与第四导电层底部连接，具有与 该螺旋状相同的形状，并包括与该第三内连线相同的材料。
21. —种集成电路结构，包括 半导体基底；多层内连线结构位于该半导体基底上，包括最上层的内连线位于第一 介电层中、第二介电层位于第一介电层的下方、及至少一介层洞位于第二 介电层中而填有介层插塞与该最上层的内连线电连接；及 电感器结构，包括第一导电层，螺旋状，位于第一介电层中，包括与该最上层的内 连线相同的材料，及第二导电层，填入于位于第二介电层中的沟渠状开口中，位于第 一导电层下方，以顶部与第一导电层底部连接，具有与该螺旋状相同的形 状，并包括与该介层插塞相同的材料。
22. 如权利要求21所述的集成电路结构，其中，第一导电层及第二导 电层是由双镶嵌工艺所制得而为一整体。
23. 如权利要求22所述的集成电路结构，其中，第一导电层及第二导 电层包括铜，以及，阻障层位于第一导电层与第一介电层之间及第二导电 层与第二介电层之间。
24. 如权利要求21所述的集成电路结构，其中，第一介电层及第二介 电层形成为合而为一的介电层。
25. 如权利要求21所述的集成电路结构，其中，该第一介电层与该第 二介电层之间具有蚀刻停止层。
26. 如权利要求21所述的集成电路结构，其中，第一导电层及第二导 电层包括铝。
27. 如权利要求21所述的集成电路结构，其中，第一导电层包括铜， 及第二导电层包括妈。
28. 如权利要求21所述的集成电路结构，其中，第二导电层为多层， 分别填入于多个位于第二介电层中的平行的沟渠状开口中。
29. 如权利要求21所述的集成电路结构，其中，该多层内连线结构还包括位于第二介电层下方的第三介电层、及第二 内连线位于第三介电层中；及该电感器结构进一步包括第三导电层，位于第三介电层中，于第二导 电层下方，以顶部与第二导电层底部连接，具有与该螺旋状相同的形状， 并包括与该第二内连线相同的材料。
30. 如权利要求29所述的集成电路结构，其中，该多层内连线还包括位于第三介电层下方的第四介电层、及至少一介 层插塞位于第四介电层中；及该电感器结构进一步包括第四导电层，填入于位于第四介电层中的沟 渠状开口中，于第三导电层下方，以顶部与第三导电层底部连接，具有与 该螺旋状相同的形状，并包括与该介层插塞相同的材料。
31. 如权利要求30所述的集成电路结构，其中，该多层内连线结构还包括位于第四介电层下方的第五介电层、及第三 内连线位于第五介电层中；及该电感器结构进一步包括第五导电层，位于第五介电层中，于第四导 电层下方，以顶部与第四导电层底部连接，具有与该螺旋状相同的形状， 并包括与该第三内连线相同的材料。
全文摘要
本发明揭示一种电感器结构以及包括该电感器结构的集成电路结构。所述电感器结构位于一半导体基底中，利用多层内连线结构中的最上一层内连线的制作以同时制得一螺旋状的第一导电层，位于第一介电层中，具有与最上层的内连线相同的材料。以及，利用多层内连线结构中的介层插塞的制作以同时制得一第二导电层，填入于一位于第二介电层中的沟渠状开口中。第二导电层位于第一导电层下方，而与第一导电层底部连接为一整体。如此，增加电感导线的截面积，可降低电阻，获得较高的Q值。
文档编号H01L27/04GK101179072SQ200610143598
公开日2008年5月14日 申请日期2006年11月9日 优先权日2006年11月9日
发明者陈志华 申请人:联华电子股份有限公司