专利名称：具有浮置栅极的非易失性存储器件以及形成其的相关方法
技术领域：
本发明涉及一种半导体器件，更具体地说，本发明涉及一种非易失性存储器件以及相关方法。
背景技术：
利用非易失性存储器件，即使在外部电源中断时，也可以保持存储的数据。非易失性闪速存储器件可以具有浮置栅极，而在提供非易失性存储器时，闪速存储器件可以电写入和擦除数据。通常，闪速存储器件包括浮置栅极，可以存储电荷；以及控制栅电极，用于控制该浮置栅极。
可以提高闪速存储单元的耦合比，以提高集成度，而降低功率消耗。耦合比被定义为浮置栅极感应的电压与对该控制栅电极施加的工作电压的比值。即，随着耦合比的升高，浮置栅极感应的电压也升高。因此，通过提高耦合比，可以降低施加到控制栅电极的工作电压。通过这样做，可以提高闪速存储器件的集成度，而且可以降低功率消耗。通过提高控制栅电极与浮置栅极之间的静电电容，可以提高耦合比。然而，对于高度集成的半导体器件，难以在有线面积内提高控制栅电极与浮置栅极之间的静电电容。此外，高度集成还产生其他问题。
当前，叠层式闪速存储器件可以保证较高的集成度。更具体地说，叠层闪速存储器件具有这样的结构，即，顺序层叠浮置栅极和控制栅电极。
图1A是具有叠式结构的闪速存储器件的剖视图，而图1B示出沿图1A所示线I-I’的剖视图。
参考图1A和1B，半导体衬底1上的器件隔离层2限定有源区。在该有源区上，浮置栅极4互相分离开。控制栅电极6位于各浮置栅极4上。控制栅电极6穿过该有源区的上表面，而且平行排列各控制栅电极6。
隧道氧化层3位于各浮置栅极4与有源区之间，而ONO(氧化层-氮化层-氧化层)层5位于各浮置栅极4与控制栅电极6之间。即，利用隧道氧化层3和ONO层5，浮置栅极4与有源区和控制栅电极6电隔离，从而电隔离浮置栅极4。在浮置栅极4的两侧上的有源区上，形成源区/漏区。每个浮置栅极4分别具有一对与器件隔离层2相邻的第一侧壁和一对与源区/漏区7相邻的第二侧壁。
利用其间的ONO层5，控制栅电极6覆盖各浮置栅极4的第一侧壁。因此，可以提高控制栅电极6与浮置栅极4之间的静电电容，从而提高闪速存储单元的耦合比。
通过提高浮置栅极4的厚度，可以进一步提高有限面积上的耦合比。在这种情况下，可以增大浮置栅极4侧壁的面积，从而提高控制栅电极6与浮置栅极4之间的静电电容。
随着浮置栅极4的厚度的增大，浮置栅极4的第二侧壁的面积也增大。随着浮置栅极4第二侧壁面积的增大，相邻浮置栅极4之间的重叠面积也增大，因此，相邻浮置栅极4之间的寄生电容也增大。随着寄生电容的增大，闪速存储器件的故障率可能提高。例如，在对选择的浮置栅极4执行写操作或者擦除操作时，与选择的浮置栅极4相邻的另一个浮置栅极4可能被软写或者软擦除。此外，寄生电容还可能影响耦合比。即，随着寄生静电电容的提高，耦合比降低。
发明内容
根据本发明的某些实施例，非易失性存储器件及其制造方法可以减小相邻浮置栅极之间的寄生静电电容。
根据本发明的某些实施例，非易失性存储器件及其制造方法可以提高有限面积上的耦合比。
根据本发明的其他实施例，可以利用该非易失性存储器件提供较高的集成度及其制造方法。
根据本发明的某些实施例，非易失性存储器件可以包括衬底，具有单元区；以及单元器件隔离层，位于该衬底的单元区上，以限定单元有源区。浮置栅极可以布置在单元有源区上。该浮置栅极可以包括顺序层叠的下部浮置栅极和上部浮置栅极。上部浮置栅极可以包括位于该下部浮置栅极上的扁平部分和一对从与该单元器件隔离层相邻的扁平部分两边向上延伸的壁部分。该扁平部分和这对壁部分包围的空间上部的宽度可以大于该空间下部的宽度。隧道绝缘图形可以插在浮置栅极与单元有源区之间。控制栅电极可以布置在浮置栅极上，而阻挡绝缘图形可以插在控制栅电极与浮置栅极之间。
壁部分下部的宽度大于壁部分上部的宽度。控制栅电极可以填充插入其间的阻挡绝缘图形的空间，而且填充该空间的部分控制栅电极上部的宽度大于填充该空间的部分控制栅电极下部的宽度。随着从其底部向上延伸，该空间的宽度增大。这对壁部分可以具有形成该空间侧壁而且倾斜的内侧面，而且这对壁部分互相对称。控制栅电极可以覆盖与单元器件隔离层相邻的壁部分的外侧面。平行于该浮置栅极下面的沟道区宽度的扁平部分的宽度大于平行于该沟道区宽度的下部浮置栅极的宽度。
该衬底可以进一步包括外围区，而且该非易失性存储器件进一步包括形成在外围区上的外围器件隔离层。利用包括顺序层叠在外围有源区上的下部栅电极和上部栅极导电层，该外围器件隔离层可以限定外围有源区，而且该上部栅电极可以与下部栅电极相连。外围栅极绝缘图形可以插在外围栅电极与外围有源区之间。下部栅电极可以包括第一下部栅极、第二下部栅极和第三下部栅极。第一下部栅极可以布置在外围栅极绝缘图形上，第二下部栅极可以包括布置在第一下部栅极上的外围扁平部分和一对从与该外围器件隔离层相邻的外围扁平部分两边向上延伸的外围壁部分。第三下部栅极可以填充外围扁平部分和这对外围壁部分包围的空腔区。
根据本发明的其他实施例，形成非易失性存储器件的方法可以包括制备包括单元区的衬底。在该单元区的衬底上形成单元沟槽，以限定单元有源区，而且在该单元有源区上顺序层叠隧道绝缘图形、下部浮置栅极图形以及单元硬掩模图形。可以形成填充该单元沟槽而且包围下部浮置栅极图形和单元硬掩模图形的侧面的单元器件隔离层。去除单元硬掩模图形，以形成露出下部浮置栅极图形的单元开口。在单元开口的两个侧壁和下表面上，形成上部浮置栅极图形，而且该上部浮置栅极图形包围单元沟槽。顺序形成大致保形的阻挡绝缘层和控制栅极导电层，以填充衬底上的单元沟槽。连续构图控制栅极导电层、阻挡绝缘层、上部浮置栅极图形以及下部浮置栅极图形，而且单元沟槽上部的宽度可以大于该单元沟槽下部的宽度。
根据本发明的某些其他实施例，非易失性存储器件包括衬底和位于该衬底上用于限定该衬底的单元有源区的隔离层。隧道绝缘层可以位于该衬底的单元有源区上，而且浮置栅极可以位于隧道绝缘层上，以便该隧道绝缘层位于浮置栅极与该衬底的单元有源区之间。更具体地说，浮置栅极可以包括位于离开该衬底延伸的两侧上的壁，而且该浮置栅极的壁可以限定其间的沟槽。阻挡绝缘层可以位于该浮置栅极上，而且该控制栅电极可以位于阻挡绝缘层上，以致该阻挡绝缘层位于控制栅电极与浮置栅极之间。
根据本发明的又一个实施例，形成非易失性存储器件的方法可以包括在衬底的单元有源区上形成隧道绝缘层。可以在该隧道绝缘层上形成浮置栅极，以使该隧道绝缘层位于该浮置栅极与该衬底的单元有源区之间，而且该浮置栅极可以包括位于离开该衬底延伸的两侧上的壁，以致该浮置栅极的壁限定其间的沟槽。阻挡绝缘层可以形成在该浮置栅极上，而且该控制栅电极可以形成在阻挡绝缘层上，以致该阻挡绝缘层位于控制栅电极与浮置栅极之间。
所包括的附图有助于进一步理解本发明，而且附图引入本说明书、构成本说明书的一部分，它示出本发明实施例，而且它与说明一起用于解释本发明原理。在附图中图1A是具有层叠结构的传统非易失性存储器件的剖视图。
图1B是沿图1A所示线I-I’的剖视图。
图2是根据本发明实施例的非易失性存储器件结构的平面图。
图3是分别沿图2所示线II-II’和III-III’的剖视图。
图4是分别沿图2所示线IV-IV’和V-V’的剖视图。
图5是图4所示部分“A”的更详细剖视图。
图6是用于说明根据本发明实施例的修改的非易失性存储器件结构的沿图2所示线V-V’的剖视图。
图7A至15A是用于说明形成根据本发明实施例的非易失性存储器件的操作过程的沿图2所示线II-II’和III-III’的剖视图。
图7B至15B是用于说明形成根据本发明实施例的非易失性存储器件的操作过程的沿图2所示线IV-IV’和V-V’的剖视图。
具体实施例方式
下面将参考附图更全面说明本发明，附图示出本发明实施例。然而，可以以许多不同方式实现本发明，而且不应该认为本发明局限于在此描述的实施例。相反，提供这些实施例是为了使该公开彻底和全面，而且向本技术领域内的技术人员全面表达本发明范围。在附图中，为了清楚起见，各层和各区域的大小和相对大小可能被放大。在所有附图中，同样的编号表示同样的单元。
显然，在元件或者层被称为位于“之上”、“连接到”或者“耦合到”另一个元件或者另一层时，它可以直接位于之上、直接连接到或者直接偶合到另一个元件或者层，也可以存在中间元件或者中间层。相反，在元件被称为“直接位于之上”、“直接连接到”或者“直接耦合到”另一个元件或者另一层时，不存在中间元件或者中间层。在此使用的术语“和/或者”包括一个或者多个所列的有关项目之任一及其所有组合。
显然，尽管在此为了描述各元件、部件、区域、层和/或者部分，可以使用术语第一、第二、第三等，但是这些元件、部件、区域、层和/或者部分不应该受这些术语的限制。这些术语仅用于将一个元件、部件、区域、层或者部分与另一个区域、层或者部分区别开。因此，下面讨论的第一元件、第一部件、第一区域、第一层或者第一部分可以被称为第二元件、第二部件、第二区域、第二层或者第二部分，而不脱离本发明讲述的内容。
此外，在此可以利用空间上的相对术语，例如，“之下”、“下面”、“下部”、“之上”、“上部”等描述一个元件或者特征与另一个(另一些)元件或者特征的关系，如图所示。显然，空间上的相对术语意在说明，在使用或者操作该器件时，除了附图所示的取向之外，还包括不同取向。例如，如果图中的器件翻转，则以位于其他元件或者特征“下面”或者“之下”描述的元件位于该其他元件或者特征的“下面”。因此，典型术语“下面”可以包括之上取向和之下取向。因此，该器件可以具有相反取向(旋转90度或者处于其他取向)，并相应解释在此使用的空间关系描述符。此外，在此使用的“横向”指基本上垂直于垂直方向的方向。
在此使用的专门名词仅用于说明特定实施例，而无意限制本发明。在此使用的单数形式“a”、“an”和“the”也是意在包括多种方式，除非上下文中明确指出。还应该明白，本说明书中使用的术语“comprises”和/或者“comprising”规定存在描述的特征、整数、步骤、操作、元件和/或者部件，但是并不排除存在或者附加一个或者多个其他特征、整数、步骤、操作、元件、部件和/或者它们的组。
在此参考剖视图，说明本发明的典型实施例，该剖视图是本发明的理想化实施例(和中间结构)的原理图。这样，可以预料制造技术和/或者公差产生例如所示形状的变形。因此，不应该认为本发明实施例局限于在此示出的各区域的特定形状，它还包括例如制造过程导致的形状偏差。例如，利用矩形示出的注入区通常在其边缘具有圆形或者弯曲特征和/或者梯形注入浓度，而非从注入区到非注入区的二元变化(binary change)。同样，进行注入形成的埋入区可能导致在该埋入区与通过其进行注入的表面之间的区域上产生某些注入。因此，附图所示的区域是示意性的，其形状并不说明是器件某个区域的实际形状，而且也无意限制本发明范围。
除非另有说明，在此使用的所有术语(包括科技术语)的意义与本发明所属技术领域内的普通技术人员通常理解的意义相同。因此，这些术语可以包括此时之后出现的等效术语。还应该明白，术语，例如通常使用字典定义的术语应该理解为具有与其在本说明书中的意义和根据相关技术的意义一致的意义，而不能以理想化的或者过渡形式化的意义理解它们，除非在此这样明确限定。在此引用在此提到的所有公开、专利申请书、专利以及其他参考文献的全部内容供参考。
图2是根据本发明实施例的非易失性存储器件结构的平面图，图3是沿图2所示线II-II’和III-III’的剖视图，图4是沿图2所示线IV-IV’和V-V’的剖视图以及图5是图4所示部分“A”的更详细剖视图。
参考图2、3、4和5，半导体衬底100(下面称为“衬底”)包括单元区“a”和外围区“b”。非易失性存储单元排列在单元区“a”上，而(各)外围电路排列在外围区“b”上。外围区“b”可以包括包围单元块的区域和位于该单元块之间的核心区。
图3中的参考编号“50”表示沿包括在图2所示单元区“a”内的线II-II’的剖视图，而图3中的参考编号“55”表示沿包括在图2所示外围区“b”内的线III-III’的剖视图。图4中的参考编号“60”表示沿包括在图2所示单元区“a”内的线IV-IV’的剖视图，图4中的参考编号“65”表示沿包括在图2所示外围区“b”内的线V-V’的剖视图。因此，参考编号“50”和“60”包括在单元区“a”内，因此，参考编号“55”和“65”包括在外围区“b”内。为了便于描述，下面，利用参考符号“a”和/或者(各)参考编号50和/或者60表示单元区，而利用参考符号“b”和/或者(各)参考编号55和/或者65表示外围区。
可以在单元区“a”上布置单元器件隔离层112’，以限定单元有源区110a。单元有源区110a可以是平行排列在衬底平面上的线的形式。此外，单元器件隔离层112’可以填充在衬底100的单元区“a”上形成的(各)单元沟槽108。外围器件隔离层113可以设置在外围区“b”中的衬底100上，以限定外围有源区110b。外围器件隔离层113可以填充在该衬底的外围区“b”上形成的外围沟槽109。
穿过单元有源区110a平行地排列控制栅电极135a，而且将控制栅电极135a互相分离。浮置栅极124a设置在控制栅电极135a与单元有源区之间。隧道绝缘图形102设置在浮置栅极124a与单元有源区110之间，而阻挡绝缘图形127a设置在浮置栅极124a与控制栅电极135之间。在位于控制栅电极135a两侧的单元有源区中形成单元源区/漏区137。
浮置栅极124a包括顺序层叠的下部浮置栅极104a和上部浮置栅极122a。隧道绝缘图形102设置在下部浮置栅极104a与单元有源区110a之间。下部浮置栅极104a具有与单元沟槽108对齐的侧壁。
上部浮置栅极122a包括位于下部浮置栅极104a上的扁平部分150和一对从扁平部分150的两边向上延伸(即，离开衬底)的壁部分152。这对壁部分152从与单元器件隔离层112’相邻的扁平部分150的两边向上延伸。同一个浮置栅极的这对壁部分152互相分离。由扁平部分150和这对壁部分152限定空间170a(还被称为沟槽)。控制栅电极135a和阻挡绝缘图形127a填充空间170a。与单元器件隔离层112’相邻的空间170a的两侧被这对壁部分152封闭。由于这对壁部分152互相分离，所以扁平部分150的上表面的中间部分限定空间170a的底部。换句话说，上部浮置栅极122a的壁部分152可以限定它们之间的沟槽，而且随着利用宽度W1和W2表示的离开衬底的记录的增大，该沟槽的宽度也增大。
空间170a下部的第一宽度“W1”可以小于空间170a上部的第二宽度W2。特别是，随着离开空间170a的底部的距离的增大，空间170a的宽度也逐渐增大。壁部分152具有形成该空间的侧壁的内侧面和与单元器件隔离层112’相邻的外侧面。上部浮置栅极122a的这对壁部分152可以具有对称结构，而且壁部分152的内侧面可以倾斜。空间170a的第一宽度“W1”对应于下部内侧面之间的距离，而空间170a的第二宽度“W2”对应于上部内侧面之间的距离。即，这对壁部分152的内侧面倾斜，以致第一宽度“W1”小于第二宽度“W2”。
每个壁部分152下部的第三宽度“W3”大于每个壁部分152上部的第四宽度“W4”。填充空间170a的控制栅电极135a下部的第五宽度“W5”小于填充空间170a的控制栅电极135a上部的第六宽度“W6”。
扁平部分150的宽度大于下部浮置栅极104a的宽度。因此，这对壁部分152的外侧面之间的距离可以大于下部浮置栅极104a的宽度。上述宽度“W1、W2、W3、W4、W5、W6”、扁平部分150的宽度以及下部浮置栅极104a的宽度与位于浮置栅极124a下面的沟道区的宽度平行。与单元源区/漏区137相邻的下部浮置栅极104a的侧面、上部浮置栅极122a的侧面、阻挡绝缘图形127a的侧面以及控制栅电极135a的侧面互相对准，如图3所示。
单元器件隔离层112’的上表面可以具有接近上部浮置栅极122a的下表面的高度。特别是，单元器件隔离层112’的上表面可以比下部浮置栅极104a的下表面高，而比下部浮置栅极104a的上表面低。如果单元器件隔离层112’的上表面具有接近上部浮置栅极122a的下表面的高度，则控制栅电极135a可以覆盖下部浮置栅极104a的部分侧面。
控制栅电极135a和阻挡绝缘图形127a可以覆盖壁部分152的外表面。即，控制栅电极135a和阻挡绝缘图形127a可以覆盖壁部分152的内侧面、外侧面以及限定空间170a的底部的壁部分150的上表面。此外，控制栅电极135a可以覆盖下部浮置栅极104a的部分侧面。因此，可以增大有限面积上的控制栅电极135a与浮置栅极124a之间的部分重叠区，因此，可以提高耦合比。
控制栅电极135a可以包括顺序层叠的下部控制栅极129a和上部控制栅极133a。在这种情况下，可以利用一些下部控制栅极129a和一些上部控制栅极133a填充空间170a。作为一种选择，可以省略下部控制栅极129a，以便控制栅电极135a仅包括上部控制栅极133a，而且空间170a被上部控制栅极133a和阻挡绝缘图形127a填充。
参考图2、3、4和5，外围栅电极136可以穿过外围有源区110b。外围栅极绝缘图形103可以设置在外围栅电极136与外围有源区110b之间。外围栅电极136可以包括顺序层叠的下部栅电极125a和上部栅电极133b。外围源区/漏区139可以形成在位于外围栅电极136两侧的外围有源区上。
下部栅电极125a可以包括第一下部栅极105a、第二下部栅极123a以及第三下部栅极121b。第一下部栅极105a可以具有与外围沟槽109的侧壁对准的侧壁。第二下部栅极123a可以与上部浮置栅极122a具有相同的形状。更具体地说，第二下部栅极123a可以包括位于第一下部栅极105a上的扁平部分和一对从与外围器件隔离层113相邻的扁平部分的两侧向上延伸的外围壁部分。这对外围壁部分可以互相分离。由扁平部分和外围壁部分限定的空腔区171a(还被称为沟槽)以离开衬底的方向开口，而且靠近外围源区/漏区139的空腔区171a的两侧也是开口。可以利用外围壁部分，封闭靠近外围器件隔离层113的空腔区171的两侧。换句话说，第二下部栅极123a的外围壁部分可以限定其间的沟槽。
这对外围壁部分之间的间距可以大于这对壁部分152之间的间距。空腔区171a下部的宽度小于空腔区171a上部的宽度。随着它从空腔区171a的底部升高(离开衬底)，空腔区171a的宽度也逐渐增大。这对外围壁部分可以具有对称结构，而且限定外围壁部分的空腔区171a的侧壁的内侧面可以倾斜。外围壁部分的内侧面可以相对于垂直于衬底100上表面的假想垂直线倾斜第一夹角。上部浮置栅极122a的壁部分152的内侧面可以相对于该假想垂直线倾斜第二夹角。此外，第一夹角可以小于第二夹角。此外，第二下部栅极123a的扁平部分的宽度可以大于第一下部栅极105a的宽度。与上述外围栅电极136相关的宽度是平行于外围栅电极136下面的沟道区宽度的距离。
第三下部栅极121b可以填充空腔区171a。更具体地说，第三下部栅极121b的上表面可以与第二下部栅极121b的外围壁部分的上表面具有同样的高度。外围器件隔离层113的上部凸出，高于衬底100的上表面。因此，外围器件隔离层113可以接触第二下部栅极123a的外表面(即，外围壁部分的外侧面)。在这种情况下，外围器件隔离层113的上表面与第三下部栅极121b的上表面具有同样的高度。
可以利用与下部浮置栅极104a相同的材料形成第一下部栅极105a。更具体地说，可以利用一层导电层，构图第一下部栅极105和下部浮置栅极104a。可以利用与上部浮置栅极122a相同的材料，形成第二下部栅极123a。更具体地说，可以利用一层导电层，构图第二下部栅极123a和上部浮置栅极122a。
上部栅电极133b可以接触下部栅电极125a的上表面上的预定区域。可以将上部栅电极133b布置在下部栅电极125a上，以穿过外围有源区110b。即，上部栅电极133b可以通过外围器件隔离层113和外围有源区110b。控制栅电极135a可以包括与上部栅电极133b的材料相同的材料。更具体地说，可以利用与上部控制栅电极133a相同的材料形成上部栅电极133b。即，可以利用一层导电层，构图上部栅电极133b和上部控制栅电极133a。
剩余图形132可以设置在部分上部栅电极133b与部分下部栅电极125b之间。此时，上部栅电极133b可以插入剩余图形132，而且填充露出下部栅电极125a的接触开口131，以电接触下部栅电极125a。接触开口131可以是孔形的，也可以是露出下部栅电极125a的部分上表面的槽形的。
剩余图形132可以包括顺序层叠的第一层127b和第二层129b。可以利用与阻挡绝缘图形127a相同的材料形成剩余图形132的第一层127b。利用与下部控制栅极129a相同的材料形成剩余图形132的第二层129b。如果省略下部控制栅极129b，则剩余图形132可以仅包括第一层127b。
作为一种选择，可以省略在外围区“b”上的剩余图形132。在这种情况下，上部栅电极133b可以接触下部栅电极125a的整个上表面。
可以使靠近外围源区/漏区139的第一下部栅极105a的侧面、第二下部栅极123a的侧面、第三下部栅极121b的侧面、剩余图形132以及上部栅电极133b的侧面互相对准。
在具有图2至4所示结构的非易失性存储器件中，浮置栅极124a包括限定空间170a的上部浮置栅极122a。因此，因为空间170a的开口侧面积，可以减小靠近单元源区/漏区137的浮置栅极124a的侧面面积。结果，可以减小相邻浮置栅极124a之间的重叠面积，因此，可以减小相邻浮置栅极124a之间的寄生静电电容。
此外，控制栅电极135a可以填充空间170a，以覆盖空间170a下部的两个侧壁。此外，控制栅电极135a可以覆盖上部浮置栅极122a的外侧面。因此，可以提高控制栅电极135a与浮置栅极125a之间的重叠区，从而提高耦合比。
此外，空间170a上部的第二宽度“W2”大于空间170a下部的第一宽度“W1”。因此，可以减小空间170a的宽高比。结果，控制栅电极135b更容易填充空间170a。
此外，浮置栅极122a的壁部分152下部的第三宽度“W3”大于浮置栅极122a的壁部分152上部的第四宽度“W4”。因此，在非易失性存储器件的编程/擦除操作期间，至少可以减小形成在壁部分152下部的耗尽区。结果，可以提高非易失性存储器件的编程/擦除速度。此外，对应于填充空间170a的部分控制栅电极135a的上部宽度的第六宽度“W6”可以大于第五宽度“W5”。因此，在非易失性存储器件的编程/擦除操作期间，至少可以减小形成在填充空间170a的部分控制栅电极135a上部的耗尽区。结果，可以进一步提高该非易失性存储器件的编程/擦除速度。
此外，第三下部栅极121b可以填充第二下部栅极123a的空腔区171a。因此，可以减小因为第二下部栅极123a的空腔区171a产生的外围区“b”的阶梯高度差。
此外，外围器件隔离层113可以不包围第二下部栅极123a的外侧面，下面将参考图6做更详细说明。图6是用于说明修改的根据本发明实施例非易失性存储器件的沿图2所示线V-V’的剖视图。
参考图6，外围器件隔离层113’的上表面的宽度可以接近第二下部栅极123a的最下表面。特别是，外围器件隔离层113’的上表面可以高于第一下部栅极105a的下表面，而低于第一下部栅极105a的上表面。在这种情况下，上部栅电极133b可以覆盖第二下部栅极123a的外侧面。如果在上部栅电极133b与下部栅电极125a之间不设置剩余图形132，则上部栅电极133b可以接触第二下部栅极123a的外侧面。
现在，说明形成根据本发明实施例的非易失性存储器件的方法。
图7A至15A是沿图2所示线II-II’和III-III’的剖视图，图7B至15B是用于说明形成根据本发明实施例的非易失性存储器件的方法，沿图2所示线IV-IV’和V-V’的剖视图。
参考图7A和7B，制备具有单元区50、60和外围区55、65的衬底100。在衬底100的单元区50、60上形成隧道绝缘层，并在衬底100的外围区55、65上形成外围栅极绝缘层。可以以同样的厚度形成隧道绝缘层和外围栅极绝缘层。根据其他实施例，可以以不同的厚度形成隧道绝缘层和外围栅极绝缘层。例如，可以以比隧道绝缘层厚的厚度形成外围栅极绝缘层。
下面说明以不同厚度形成隧道绝缘层和外围栅极绝缘层的方法。首先，可以在衬底100的整个上表面上形成外围栅极绝缘层，而且可以去除单元区50、60上的部分外围栅极绝缘层，以在单元区50、60上露出部分衬底100。此后，可以在单元区50、60上露出的部分衬底100上，形成隧道绝缘层。
如果以同样的厚度形成隧道绝缘层和外围栅极绝缘层，则可以同时形成隧道绝缘层和外围栅极绝缘层。可以利用氧化硅，例如热氧化物形成隧道绝缘层和外围栅极绝缘层。
可以在具有隧道绝缘层和外围栅极绝缘层的衬底100的整个上表面上形成第一栅极导电层和硬掩模层。可以利用掺杂多晶硅形成第一栅极导电层104、105。硬掩模层可以包括对衬底100具有蚀刻选择性的材料。此外，硬掩模层可以包括对第一栅极导电层具有蚀刻选择性的材料。例如，硬掩模层可以包括氮化物层和/或氮氧化物层。
可以连续构图单元区50、60上的部分硬掩模层、第一栅极导电层以及隧道绝缘层，直到露出部分衬底100，从而形成顺序层叠的隧道绝缘图形102、下部浮置栅极图形104和单元硬掩模图形106。可以连续构图外围区55和65中的硬掩模层、第一栅极导电层以及隧道绝缘层，直到露出部分衬底100，从而形成顺序层叠的外围栅极绝缘图形103、第一下部栅极图形105以及外围硬掩模图形107。同时执行形成单元硬掩模图形106和外围硬掩模图形107的构图过程。
可以利用单元硬掩模图形106和外围硬掩模图形107作为蚀刻掩模，蚀刻衬底100，以在单元区50和60上形成(各)单元沟槽108，而在外围区55和65上形成(各)外围沟槽109。可以在单元区50和60上形成(各)单元沟槽108，以限定图2所示的单元有源区110a，而且可以在外围区55和65上形成(各)外围沟槽109，以限定图2所示的外围有源区。因此，可以与下部浮置栅极图形104自对准形成单元有源区110a，而且可以与第一下部栅极图形105自对准形成外围有源区110b。因此，下部浮置栅极图形104可以覆盖单元有源区110a的整个表面，而第一下部栅极图形105可以覆盖外围有源区110b的整个表面。
可以在衬底100的整个上表面上形成用于填充沟槽108和109的绝缘层，然后，平整化该绝缘层，直到露出硬掩模图形106和107，以形成填充(各)单元沟槽108的单元器件隔离层112和填充(各)外围沟槽109的外围器件隔离层113。单元器件隔离层112可以包围隧道绝缘层102、下部浮置栅极图形104以及单元硬掩模图形106的侧面。同样，外围器件隔离层113可以包围外围栅极绝缘层103、第一下部栅极图形105以及外围硬掩模图形107的侧面。可以利用对硬掩模图形106和107具有蚀刻选择性的绝缘材料，形成单元器件隔离层112和外围器件隔离层113。此外，还可以利用具有较好间隙填充特性的绝缘材料，形成单元器件隔离层112和外围器件隔离层113。例如，可以利用高密度等离子体氧化物，形成单元器件隔离层和外围器件隔离层。
参考图8A和8B，可以选择性地去除硬掩模图形106和107，以形成露出下部浮置栅极图形104的单元开口114和露出第一下部栅极图形105的外围开口115。高出衬底100的上表面凸出的单元器件隔离层112的上部可以包围单元开口114，而高出衬底100的上表面凸出的外围器件隔离层113的上部可以包围外围开口115。单元开口114的宽度“W7”小于外围开口115的宽度“W8”，而在外围区上形成的晶体管的沟道宽度可以大于在单元区上形成的非易失性存储单元的沟道宽度。
去除了硬掩模图形106和107之后，执行各向同性蚀刻单元器件隔离层112和外围器件隔离层113的上部的处理过程。通过这样做，单元开口114的宽度“W7”可以大于与宽度“W7”平行的单元有源区的宽度(即，下部浮置栅极图形104的宽度)，而外围开口115的宽度“W8”可以大于与宽度“W8”平行的外围有源区的宽度(即，第一下部栅极图形105的宽度)。
参考图9A和9B，可以在具有开口114和115的衬底上，保形地形成第二栅极导电层117。第二栅极导电层117可以接触下部浮置栅极图形104和下部浮置栅极图形105，以提供电连接。可以利用掺杂硅形成第二栅极导电层117。可以在单元开口114的底部和两个侧壁上、在外围开口115的底部和两个侧壁上以及在单元器件隔离层112和外围器件隔离层113的上表面上，保形地形成第二栅极导电层117。此时，位于同一个单元开口114的两侧上的部分第二栅极导电层117可以与间隙区118分离。当然，由于外围开口115的宽度“W8”大于外围开口114的宽度“W7”，所以分别形成在外围开口115的两个侧壁上的部分第二栅极导电层117互相分离。
参考图10A和10B，可以对第二栅极导电层117执行湿法蚀刻，以形成具有单元沟槽170和外围沟槽171的第二栅极导电层图形117a。单元沟槽170是由形成在各单元开口114上的部分第二栅极导电层图形117a所包围的区域，而外围沟槽171是由在外围开口115内形成的部分第二栅极导电层图形117a所包围的区域。
单元沟槽170的上部侧壁之间的宽度可以大于单元沟槽170的下部侧壁之间的宽度。更具体地说，随着从单元沟槽170的底部向上，单元沟槽170的侧壁之间的宽度逐渐增大。单元沟槽170的倾斜侧壁互相对称。
在上述湿法蚀刻中，形成间隙区118上角部的第二栅极导电层117的第一部分200的蚀刻量可以与形成间隙区118下侧壁的第二栅极导电层117的第二部分201的蚀刻量不同。即，在湿法蚀刻期间，第一部分200比第二部分201蚀刻得多，因为第一部分200比第二部分201暴露在用于蚀刻的蚀刻剂中多。随着它从间隙区118的最下侧壁向上延伸，蚀刻量逐渐增大。通过这样做，可以使单元沟槽170的侧壁倾斜，而且随着它从其底部向上延伸，单元沟槽170的侧壁之间的宽度也逐渐增大。
同样，外围沟槽171的上部侧壁之间的宽度大于外围沟槽171下部侧壁之间的宽度。即，随着各侧壁从外围沟槽171的底部向上延伸，外围沟槽171的侧壁之间的宽度逐渐增大。分别形成在外围开口115的两个侧壁上的第二栅极导电层117的各部分之间的距离可以大于间隙区118的宽度。通过这样做，在湿法蚀刻中，形成在外围开口115的上部侧壁上的第二栅极导电层117的蚀刻量与形成在外围开口115的下部侧壁上的第二导电层117的蚀刻量之间的差值可以小于间隙区118上的差值。因此，外围沟槽171的侧壁相对于垂直于衬底100的上表面的假想垂直线的倾角小于单元沟槽170的侧壁相对于该假想垂直线的倾角。
更具体地说，可以形成第二栅极导电层图形117a，以便在湿法蚀刻之后，其部分保留在该单元器件隔离层112和外围器件隔离层113的上表面上。此时，器件隔离层112和113上的部分第二栅极导电层图形117a可以比保留在第二栅极导电层图形117a的开口114和115底部上的部分薄。
可以在衬底100的整个上表面上形成用于填充外围沟槽170和171的牺牲层119。牺牲层119可以形成为足够的厚度来完全填充单元沟槽和外围沟槽170和171。可以利用对第二栅极导电层图形117a具有蚀刻选择性的材料形成牺牲图形119。例如，可以利用二氧化硅形成牺牲层119。
参考图11A和11B，可以平整化牺牲层119，直到露出器件隔离层112和113上的部分第二栅极导电层图形117a，从而形成填充单元沟槽170的单元牺牲层119a和填充外围沟槽171的外围牺牲层119b。
此外，可以对牺牲图形119a和119b进一步开槽。因此，甚至可以与器件隔离层112和113的上表面近似，形成牺牲图形119a和119b的上表面。
参考图12A和12B，利用覆盖单元区50、60上的部分牺牲图形119a的掩模图形(未示出)，可以选择性地去除外围牺牲图形119b。通过这样作，可以露出外围沟槽171的侧壁部分和底部。
接着，可以在衬底100的整个上表面上形成填充外围沟槽171的第三栅极导电层121。可以将第三栅极导电层121形成为足够的厚度，以填充外围沟槽171。第三栅极导电层121接触外围开口115内的第二栅极导电层图形117a。可以利用掺杂多晶硅形成第三栅极导电层121而且/或者可以利用其他(各种)导电材料形成第三栅极导电层121，或者第三栅极导电层121可以包括其他(各种)导电材料。
参考图13A和13B，可以平整化第三栅极导电层121和第二栅极导电层图形117a，直到露出部分器件隔离层112和113以及单元牺牲图形119a。通过这样作，可以在单元开口114内形成上部浮置栅极图形122，而在外围开口115内顺序层叠第二下部栅极图形123和第三下部栅极图形121a。第三下部栅极图形121a可以填充被第二下部栅极图形123包围的外围沟槽171。可以利用部分第二栅极导电层图形117a形成上部浮置栅极图形122和第二下部栅极图形123，而且可以利用部分第三栅极导电层121形成第三下部栅极图形121a。因为进行了平整化处理，所以可以使相邻上部浮置栅极图形122互相分离。可以利用化学机械抛光法执行平整化第三栅极导电层121和第二栅极导电层图形117a的处理过程。
每个上部浮置栅极图形122可以分别包括位于各下部浮置栅极图形104上的扁平部分和一对沿单元开口114的两个侧壁从该扁平部分的两边向上延伸的壁部分。每个单元沟槽170对应于由各上部浮置栅极图形122上的扁平部分和这对壁部分包围的区域。上部浮置栅极图形122的每个壁部分的下部宽度大于上部浮置栅极图形122的壁部分的上部宽度。上部浮置栅极图形122的壁部分可以具有用于形成单元沟槽170的侧壁的内侧面和用于接触单元器件隔离层112的外侧面。上部浮置栅极图形122的壁部分的内侧面可以倾斜。上部浮置栅极图形122的这对壁部分可以互相对称。
在平整化第三栅极导电层121的过程中，可以利用第三栅极导电层121填充外围沟槽171。通过这样做，可以减少凹陷现象(这可能是宽度广的外围沟槽171的阶梯高度差导致的)。此外，利用填充外围沟槽171的第三下部栅极图形121a，可以减少外围区55和65的复杂表面阶梯高度差(这可能由外围沟槽171的阶梯高度差导致的)。
下部浮置栅极图形104和上部浮置栅极图形122可以提供初始浮置栅极124。第一下部栅极图形105、第二下部栅极图形123以及第三下部栅极图形121a可以提供初始下部栅电极125。
参考图14A和14B，可以去除单元牺牲图形119a，以露出单元沟槽170的侧壁和底部，然后，可以对单元器件隔离层112进行开槽。甚至可以与上部浮置栅极图形122的下表面近似，形成开槽单元器件隔离层112’的上表面。通过这样做，可以露出与开槽器件隔离层112’相邻的上部浮置栅极图形122的外侧面。开槽的器件隔离层112’的上表面可以比下部浮置栅极图形104的下表面高，而比下部浮置栅极图形104的上表面低。
可以同时执行去除单元牺牲图形119a和对单元器件隔离进行开槽的处理过程。在对单元器件隔离层112’进行开槽时，掩模图形可以覆盖外围区55和65，以便不对外围器件隔离层开槽。
可以在衬底100的整个上表面上保形地形成阻挡绝缘层127，然后，可以在该阻挡绝缘层127上形成保护导电层129。在阻挡绝缘层127位于保护导电层与上部浮置栅极图形122之间的情况下，保护导电层129可以覆盖上部浮置栅极图形122的外侧壁和单元沟槽170的侧壁和底部。
相邻上部浮置栅极图形122之间的区域的宽度可以小于单元沟槽170的宽度，因为通过对器件隔离层112和113进行开槽，单元开口114的宽度可以大于单元有源区的宽度，如参考图8A和8B所述。阻挡绝缘层127和保护导电层129可以填充相邻上部浮置栅极图形122之间的区域。
可以利用ONO(氧化物-氮化物-氧化物)层形成阻挡绝缘层127。此外，或者作为一种选择，阻挡绝缘层127可以包括其介电常数比隧道绝缘层102的介电常数高的强介质层(例如，绝缘金属氧化物，例如，氧化铝层和/或者氧化铪层)。可以利用掺杂多晶硅形成保护导电层127。此外，或者作为一种选择，可以利用其他导电材料形成保护导电层127，或者保护导电层127可以包括其他导电材料。
参考图15A、15B、3、4和5，可以构图部分外围区55和56内的保护导电层129和阻挡绝缘层127，以形成露出部分初始下部栅电极125的接触开口131。接触开口131至少可以露出一些第三下部栅极图形121a。接触开口131至少还可以露出部分第二下部栅极图形123。可以以孔的形式提供该接触开口131，也可以以穿过初始下部栅电极125的槽的形成提供接触开口131。
根据本发明的其他实施例，，可以去除外围区55、65中的部分保护导电层129和阻挡绝缘层127。在这种情况下，不需要接触开口131，而且露出初始下部栅电极125的整个上表面。
在形成接触开口131和/或去除外围区55、65中的全部保护导电层129和阻挡绝缘层127的过程中，保护导电层129可以保护单元区50、60的阻挡绝缘层127。即，保护导电层129可以减少形成在单元区50、60的阻挡绝缘层127与光致抗蚀剂膜之间的接触。通过这样做，可以减少因为光致抗蚀剂膜与阻挡绝缘层127之间的接触所导致的有机材料对阻挡绝缘层127产生的污染。此外，保护导电层129可以填充相邻上部浮置栅极图形122之间的区域，由此减小单元区50、60上的阶梯高度差，从而更轻而易举地形成光刻掩模图形。
可以在衬底100的整个上表面上形成填充接触开口131的第四栅极导电层133。第四栅极导电层133可以接触通过接触开口133露出的部分初始下部栅电极125。如果全部去除外围区55、65上的部分保护导电层129和阻挡绝缘层127，则第四栅极导电层133可以接触初始下部栅电极125的整个上表面。外围区55、65上的部分第四栅极导电层133可以被定义为上部栅极导电层。
单元区50、60上的部分保护导电层和第四栅极导电层133可以提供控制栅极导电层135，然后，控制栅极导电层135可以填充部分单元沟槽170。作为一种选择，可以省略保护导电层129，以便控制栅极导电层135仅包括第四栅极导电层133。
控制栅极导电层135可以填充单元沟槽170的剩余部分。此外，控制栅极导电层135可以覆盖上部浮置栅极图形122的外侧壁。如果控制栅极导电层135包括保护导电层129和第四栅极导电层133，则可以利用一些保护导电层129，或者利用一些保护导电层129和一些第四栅极导电层133填充单元沟槽170的剩余部分。如果控制栅极导电层135仅包括第四栅极导电层133，则可以仅利用一些第四栅极导电层133填充单元沟槽170的剩余部分。如果省略保护导电层129，则在阻挡绝缘层127位于第四栅极导电层135与上部浮置栅极图形122之间的情况下，第四栅极导电层133可以覆盖上部浮置栅极图形122的外侧壁。
如果省略保护导电层129，则接触开口131插入外围区55、60上的部分阻挡绝缘层127。
可以利用单层或者复合层，例如包括一个或者多个掺杂多晶硅层、金属层(例如，钨层、钼层等)、导电金属氮化物(例如，氮化钛、氮化钽等)以及/或者金属硅化物层(例如，硅化钨层、硅化钴层等)，形成第四栅极导电层133。
接着，可以连续构图单元区50、60上的控制栅极导电层135、阻挡绝缘层127以及初始浮置栅极124，以形成浮置栅极124a、阻挡绝缘图形127a以及控制栅电极135a，如图3、4和5所示。可以连续构图外围区55、65上的第四栅极导电层133、保护导电层129、阻挡绝缘层127以及初始下部栅电极124，以形成外围栅电极136和剩余图形132。此外，可以同时执行用于形成浮置栅极124a、阻挡绝缘图形127a、控制栅电极135a、外围栅电极136以及剩余图形132的构图操作。
分别利用下部浮置栅极图形104和上部浮置栅极图形122形成下部浮置栅极104a和上部浮置栅极122a，然后，分别利用第一、第二和第三下部栅极图形105、123和121a形成第一、第二和第三下部栅极105a、123a和121b。可以将由上部浮置栅极122a限定的空间170a形成为部分单元沟槽170，而将由第二下部栅极123a限定的空腔区171a形成为部分外围沟槽171。单元区50、60的保护导电层129和第四栅极导电层133可以分别形成控制栅电极135a的下部控制栅极129a和上部控制栅极133a。外围区55、65的阻挡绝缘层127和保护导电图形129可以分别形成剩余图形132的第一层127b和第二层129b。外围区55、65的第四栅极导电层133可以形成上部栅电极133b。
可以同时构图浮置栅极124a、阻挡绝缘图形127a以及控制栅电极135a和外围栅电极136。
可以利用控制栅电极135a作为掩模，注入杂质离子，以在控制栅电极135a两侧的单元有源区上形成单元源区/漏区137。可以利用外围栅电极136作为掩模，注入杂质离子，以在外围栅电极135a两侧的外围有源区上形成外围源区/漏区139。
可以利用同一类型的杂质离子，形成单元源区/漏区137和外围源区/漏区139，而且可以同时或者顺序形成单元源区/漏区137和外围源区/漏区139。作为一种选择，可以利用不同类型的杂质离子，形成单元源区/漏区137和外围源区/漏区139，在这种情况下，顺序形成单元源区/漏区137和外围源区/漏区139。
因此，如上参考图7A至15A和7B至15B所述，可以形成图3、4和5所示的非易失性存储器件。
根据如上所述形成非易失性存储器件的方法，在形成单元隔离沟槽之前，可以在平整化的衬底上形成隧道绝缘层。通过这样做，可以在下部浮置栅极104下面的整个区域上，以均匀厚度形成隧道绝缘图形102。如果在形成该沟槽之后，形成隧道绝缘层，则该沟槽上角部的部分隧道绝缘层比该隧道绝缘层其他部分薄。通过在形成隧道绝缘层之后形成单元沟槽，可以提高隧道绝缘层厚度的均匀度。
此外，初始浮置栅极124的底部可以包括下部浮置栅极图形104和上部浮置栅极图形122的扁平部分，因此，初始浮置栅极124的底部足够厚。通过在蚀刻布置在初始浮置栅极124底部的各层(即，第四栅极导电层133、保护导电图形129以及阻挡绝缘层127)的同时，构图控制栅电极135a，初始浮置栅极的底部可以起阻挡层的作用。结果，可以减少蚀刻破坏位于控制栅电极135a两侧的单元有源区。
此外，形成图6所示非易失性存储器件的方法与上述方法非常类似，下面将参考图14A、14B和6说明它。
参考图14A、14B和6，形成图6所示非易失性存储器件的方法可以进一步包括，在对单元器件隔离层112开槽的同时，对外围器件隔离层113开槽，如上参考图14A和14B所述。通过这样做，可以露出初始下部栅电极125的外侧壁。甚至可以以接近第二下部栅极图形123的下表面的高度，形成开槽器件隔离层113’的上表面(图6所示)。更具体地说，可以高于第一下部栅极图形105的下表面，而低于第一下部栅极图形105的上表面，形成开槽器件隔离层113’的上表面。
形成阻挡绝缘层127的过程和后续操作可以与上面描述的相同。通过这样做，可以提供图6所示的非易失性存储器件。
如上所述，根据本发明实施例，非易失性存储器件的浮置栅极可以包括相对扁平部分和一对从该扁平部分的两边向上延伸的壁部分。通过设置空间/间隙170a，可以减小与单元源区/漏区相邻的浮置栅极的侧面面积。因此，可以减小相邻浮置栅极之间的相邻面积，从而减小它们之间的寄生静电电容。
此外，控制栅电极可以填充浮置栅极上的部分空间，因此，可以减小控制栅电极与浮置栅极之间的重叠面积，从而提高耦合比。
此外，浮置栅极上的空间的上部宽度可以大于该空间的下部宽度。因此，可以减小该空间的宽高比，以致控制栅电极可以更轻而易举地填充该空间。
此外，浮置栅极壁部分下部的宽度可以大于该壁部分上部的宽度。因此，在进行编程和/或者擦除操作期间，可以减小在壁部分下部形成的耗尽区，从而提高非易失性存储器件的运行速度。此外，填充该空间的部分控制栅电极上部的宽度大于其下部的宽度。因此，在进行编程和/或者擦除操作期间，可以减小在填充该空间的控制栅电极上部中形成的耗尽区，从而提高该非易失性存储器件的运行速度。
尽管参考本发明实施例对本发明进行了具体描述和说明，但是本技术领域内的技术人员明白，在不脱离所附权利要求限定的本发明实质范围的情况下，可以在形式和细节方面进行各种修改。
权利要求
1.一种非易失性存储器件，包括衬底，包括单元区；单元器件隔离层，布置在该衬底的单元区上，以限定单元有源区；浮置栅极，包括顺序层叠在单元有源区上的下部浮置栅极和上部浮置栅极；隧道绝缘图形，插在浮置栅极与单元有源区之间；控制栅电极，布置在该浮置栅极上；以及阻挡绝缘图形，插在该控制栅电极与浮置栅极之间，其中上部浮置栅极包括布置在下部浮置栅极上的扁平部分和一对从与该单元器件隔离层相邻的扁平部分的两边向上延伸的壁部分，而且由该扁平部分和这对壁部分包围的空间上部的宽度大于该空间下部的宽度。
2.根据权利要求1所述的非易失性存储器件，其中壁部分下部的宽度大于壁部分上部的宽度。
3.根据权利要求1所述的非易失性存储器件，其中控制栅电极填充插入其间的阻挡绝缘图形的空间，而且填充该空间的部分控制栅电极上部的宽度大于填充该空间的部分控制栅电极下部的宽度。
4.根据权利要求1所述的非易失性存储器件，其中随着从其底部向上延伸，该空间的宽度增大。
5.根据权利要求1所述的非易失性存储器件，其中这对壁部分具有形成该空间侧壁而且倾斜的内侧面，而且这对壁部分互相对称。
6.根据权利要求1所述的非易失性存储器件，其中控制栅电极覆盖与单元器件隔离层相邻的壁部分的外侧面。
7.根据权利要求1所述的非易失性存储器件，其中平行于该浮置栅极下面的沟道区宽度的扁平部分的宽度大于平行于该沟道区宽度的下部浮置栅极的宽度。
8.根据权利要求1所述的非易失性存储器件，其中该衬底进一步包括外围区，进一步包括外围器件隔离层，形成在外围区上，以限定外围有源区；外围栅电极，包括顺序层叠在外围有源区上的下部栅电极和上部栅电极，该上部栅电极与下部栅电极相连；以及外围栅极绝缘图形，插在外围栅电极与外围有源区之间，其中下部栅电极包括第一下部栅极，布置在外围栅极绝缘图形上；第二下部栅极，包括布置在第一下部栅极上的外围扁平部分和一对从与该外围器件隔离层相邻的外围扁平部分的两边向上延伸的外围壁部分；以及第三下部栅极，填充由外围扁平部分和这对外围壁部分包围的空腔区。
9.根据权利要求8所述的非易失性存储器件，其中空腔区上部的宽度大于该空腔区下部的宽度。
10.根据权利要求8所述的非易失性存储器件，其中该对外围壁部分之间的间距大于浮置栅极的该对壁部分之间的间距。
11.根据权利要求8所述的非易失性存储器件，其中利用同样的材料形成第一下部栅极和下部浮置栅极，利用同样的材料形成第二下部栅极和上部浮置栅极，而且利用同样的材料形成控制栅电极和上部栅电极。
12.根据权利要求8所述的非易失性存储器件，其中上部栅电极覆盖与外围器件隔离层相邻的第二下部栅极的外侧面。
13.根据权利要求8所述的非易失性存储器件，其中外围器件隔离层高出该衬底的上表面凸出，并覆盖与该外围器件隔离层相邻的第二下部栅极的外侧面，而且该上部栅电极穿过外围器件隔离层。
14.根据权利要求8所述的非易失性存储器件，进一步包括插在上部栅电极与下部栅电极之间的剩余图形，其中上部栅电极填充插入该剩余图形内的接触开口，以接触该下部栅电极。
15.根据权利要求8所述的非易失性存储器件，其中上部栅电极接触下部栅电极的整个上表面。
16.根据权利要求8所述的非易失性存储器件，进一步包括单元源区/漏区，形成在位于控制栅电极的两侧上的单元有源区上；以及外围源区/漏区，形成在位于外围栅电极的两侧上的外围有源区中。
17.一种形成非易失性存储器件的方法，该方法包括制备包括单元区的衬底；形成位于该衬底的单元区的单元沟槽，以限定单元有源区，而且在该单元有源区上顺序层叠隧道绝缘图形、下部浮置栅极图形以及单元硬掩模图形；形成填充该单元沟槽而且包围下部浮置栅极图形和单元硬掩模图形的侧面的单元器件隔离层；去除单元硬掩模图形，以形成露出下部浮置栅极图形的单元开口；形成布置在单元开口的两个侧壁和下表面上的上部浮置栅极图形，而且该上部浮置栅极图形包围单元沟槽；顺序形成大致保形的阻挡绝缘层和用于填充衬底上的单元沟槽的控制栅极导电层；以及连续构图控制栅极导电层、阻挡绝缘层、上部浮置栅极图形以及下部浮置栅极图形，其中单元沟槽上部的宽度大于该单元沟槽下部的宽度。
18.根据权利要求17所述的方法，在形成阻挡绝缘层之前，进一步包括，对单元器件隔离层开槽，以露出上部浮置栅极图形的外侧面。
19.根据权利要求17所述的方法，其中形成在单元开口的侧壁上的上部浮置栅极的壁部分的下部的宽度大于上部浮置栅极的壁部分的上部的宽度。
20.根据权利要求17所述的方法，其中该衬底包括外围区，该方法进一步包括形成布置在外围区的衬底上的外围沟槽，以限定外围有源区，而且外围栅极绝缘图形、第一下部栅极图形以及外围硬掩模图形顺序层叠在外围有源区上；形成填充外围沟槽而且包围第一下部栅极图形和外围硬掩模图形的侧面的外围器件隔离层；去除该外围硬掩模图形，以形成露出该第一下部栅极图形的外围开口；在外围开口的侧壁和下表面上形成第二下部栅极图形，而且该第二下部栅极图形包围外围沟槽；形成填充该外围沟槽的第三下部栅极图形；形成上部栅极导电层，至少接触部分第三下部栅极图形；以及顺序构图上部栅极导电层、第三下部栅极图形、第二下部栅极图形以及第一下部栅极图形。
21.根据权利要求20所述的方法，其中形成隧道绝缘图形、外围栅极绝缘图形、下部浮置栅极图形、第一下部栅极图形、硬掩模图形以及沟槽包括在衬底的单元区上形成隧道绝缘层，而在衬底的外围区上形成外围栅极绝缘层；在该衬底的整个上表面上，顺序形成第一栅极导电层和硬掩模层；连续构图单元区的硬掩模层、第一栅极导电层和隧道绝缘层，以形成隧道绝缘图形、下部浮置栅极图形以及单元硬掩模图形；连续构图外围区的硬掩模层、第一栅极导电层以及外围栅极绝缘层，以形成外围栅极绝缘图形、第一下部栅极图形以及外围硬掩模图形；以及利用单元硬掩模图形和外围硬掩模图形作为掩模，蚀刻该衬底，以形成单元沟槽和外围沟槽。
22.根据权利要求20所述的方法，其中形成上部浮置栅极图形、第二和第三下部栅极图形包括在具有单元开口和外围开口的衬底上，形成大致保形的第二栅极导电层；湿法蚀刻第二栅极导电层，以形成被单元开口中的湿法蚀刻的第二栅极导电层包围的单元沟槽和被外围开口中的湿法蚀刻的第二栅极导电层包围的外围沟槽；在单元沟槽中形成单元牺牲图形，而在外围沟槽中形成外围牺牲图形；去除该外围牺牲图形，以露出外围沟槽；在该衬底的整个表面上形成用于填充外围沟槽的第三栅极导电层；平整化第三栅极导电层和湿法蚀刻的第二栅极导电层，直到露出单元器件隔离层和外围器件隔离层以及单元牺牲图形；以及去除露出的单元牺牲图形。
23.根据权利要求20所述的方法，其中形成阻挡绝缘层、控制栅极导电层以及上部栅极导电层包括在该衬底的整个上表面上，保形地形成阻挡绝缘层；至少去除外围区的部分阻挡绝缘层，以至少露出部分第三下部栅极图形；以及在衬底的整个表面上形成第四栅极导电层，其中单元区的第四栅极导电层包括在控制栅极导电层上，而且外围区的第四栅极导电层是上部栅极导电层。
24.根据权利要求23所述的方法，在形成第四栅极导电层之前，进一步包括，在该衬底的整个上表面上形成保护导电层，其中至少露出部分第三下部栅极图形包括至少去除外围区的部分保护导电层和阻挡绝缘层，其中单元区的保护导电层和第四栅极导电层包括在控制栅极导电层中。
25.根据权利要求20所述的方法，在形成上部栅极导电层之前，进一步包括，对外围器件隔离层的上表面进行开槽，以露出第二下部栅极图形的外侧面。
全文摘要
一种非易失性存储器件可以包括衬底，具有单元区；以及单元器件隔离层，位于该衬底的单元区上，以限定单元有源区。浮置栅极可以包括顺序层叠在单元有源区上的下部浮置栅极和上部浮置栅极，而隧道绝缘图形可以位于浮置栅极与单元有源区之间。控制栅电极可以位于该浮置栅极上，而且阻挡绝缘图形可以位于该控制栅电极与浮置栅极之间。更具体地说，上部浮置栅极可以包括位于该下部浮置栅极上的扁平部分和一对从与该单元器件隔离层相邻的扁平部分两边向上延伸的壁部分。此外，由该扁平部分和这对壁部分包围的空间上部的宽度可以大于该空间下部的宽度。还讨论了相关方法。
文档编号H01L21/8247GK1971917SQ20061014642
公开日2007年5月30日 申请日期2006年11月13日 优先权日2005年11月11日
发明者李俊熙, 朴钟浩, 辛镇铉, 许星会, 金容锡, 金钟源 申请人:三星电子株式会社