专利名称：二极管电路及其箝位电路、二极管制造方法及其限压方法
技术领域：
本发明是关于一种无线射频识别(Radio frequency identification，RFID)与商品电子防盗(Electronic article surveillance，EAS)的标签(Tag)及传感器(Sensor)，及其制程。特别地，本发明是关于一种耐制程变异二极管(Processvariation-tolerant diode)及接成二极管形式的(Diode-connected)薄膜晶体管(Thin film transistors，TFT)、包含该二极管及该TFT的印刷(Printed)或图案化(Patterned)结构(如电路系统(Circuitry))、制造上述结构的方法，以及其在标签与传感器上的应用。
背景技术：
在许多简易薄膜制程中，合适的二极管制程在实施上可能会遭遇困难及/或花费昂贵。因此，在许多薄膜制程中，接成二极管形式的晶体管被用来仿真(Simulate)电路中的二极管。接成二极管形式的晶体管在TFT制程中可能遭受潜在缺点，也就是TFT的阈值电压(Threshold voltage)在许多TFT制程中可能因批次不同而剧烈变化(Shift from run to run，or from lot to lot)。因此，该制程所制造的接成二极管形式的晶体管，其正向电压降(Forward voltagedrop)可能会有某种程度的差异，有时差异甚至会大到无法接受。尤其糟糕的是当二极管或接成二极管形式的TFT被使用于参考电压(Reference voltage)供给电路(Supply circuit)时。因此，我们需要一种接成二极管形式的TFT结构，更能承受(Tolerant)制程引起(Process-induced)的阈值电压差异。
发明内容
本发明是关于一种二极管电路及其箝位电路、二极管制造方法及其限压方法。此外，本发明可进一步应用于参考电压发生器(Reference voltagegenerator)、电压箝位电路(Voltage clamp circuit)、相关或差动信号传输线(Differential signal transmission line)上电压的控制方法，以及高频(Highfrequency，HF)、超高频(Ultra high frequency，UHF)与无线射频识别系统使用的标签及传感器。本发明的制造互补二极管的方法通常包含下列步骤(a)在衬底(Substrate)上形成第一图案化(Patterned)半导体层(Semiconductor layer)，第一图案化半导体层具有第一导电型式(Conductivity type)；(b)在衬底上形成第二图案化半导体层，第二图案化半导体层具有第二导电型式；(c)在第一图案化半导体层、第二图案化半导体层以及衬底上方形成图案化绝缘层(Insulator layer)；(d)在图案化绝缘层上形成图案化金属层(Metal layer)，图案化金属层与第一图案化半导体层以及第二图案化半导体层电性接触。一般而言，步骤(a)至(d)至少其中的一个步骤包含印刷(Printing)或激光曝光(Laserwriting)半导体层或金属层。
根据所述的制造互补二极管的方法，其中，形成该第一图案化半导体层的步骤包含印刷或激光曝光一第一半导体成分，且形成该第二图案化半导体层的步骤包含印刷或激光曝光一第二半导体成分。
根据所述的制造互补二极管的方法，其中，该第一半导体成分以及该第二半导体成分的至少其中之一包含一油墨，该油墨包含一硅烷及/或硅纳米粒子。
本发明的电路通常包含(1)具有至少一印刷或激光曝光结构的N型金属氧化物半导体(N-type Metal-Oxide-Semiconductor，NMOS)二极管；(2)具有至少一印刷或激光曝光结构的P型金属氧化物半导体(P-typeMetal-Oxide-Semiconductor，PMOS)二极管；以及(3)用以连接NMOS二极管与PMOS二极管的金属线(Metal wire)。
根据所述的电路，其中，该N型金属氧化物半导体二极管包含一N型金属氧化物半导体薄膜晶体管，且该P型金属氧化物半导体二极管包含一P型金属氧化物半导体薄膜晶体管。
根据所述的电路，其中，该金属线包含一印刷金属线。
根据所述的电路，其中，该N型金属氧化物半导体二极管包含一N型掺杂半导体层，且该P型金属氧化物半导体二极管包含一P型掺杂半导体层，当该N型掺杂半导体层与该P型掺杂半导体层为非晶相时，该N型掺杂半导体层与该P型掺杂半导体层分别具有一大体上均匀分布于其整个层间厚度的掺杂物。
此外，根据本发明的箝位电路(Clamp circuit)包含(a)一第一节点与一第二节点；以及(b)至少一互补二极管对电路(Complementary diode pair circuit)串联在第一节点与第二节点(如差动信号传输线)之间，并且交流(AC)箝位电路通常包含具有相反极性(Opposite polarity)的第一及第二箝位电路，其中，第一及第二箝位电路并联耦接在第一节点与第二节点之间。
本发明的在一第一节点上限制一第一电压的方法包含下列步骤(a)接收于该第一节点上的一信号；以及(b)当该第一电压与在一第二节点上的一第二电压的差异超过一默认值时，通过所述的电路传递电流，进而以该信号箝制该第二电压。
识别装置通常包含(i)天线(Antenna)及/或电感器(Inductor)；(ii)用以将天线及/或电感器接收到的射频信号转换为电力(Power)的整流器(Rectifier)；(iii)用以限制射频信号的电压的交流箝位电路；以及(iv)用以从射频信号中取得(Recover)频率信号(Clock signal)并产生识别信号的逻辑(Logic)。一般而言，天线及/或电感器包含导电线圈(Conductive coil)，其中，导电线圈耦接于第一整流输入节点(Rectifier input node)与第二整流输入节点，且交流箝位电路耦接于第一整流输入节点与第二整流输入节点。
图案化结构包含根据本发明的串联二极管互补对或接成二极管形式的TFT。图案化结构能稳定通过印刷或激光曝光技术制造的二极管的阈值电压(Vt)。本发明有效利用NMOS TFT的阈值电压(Vtn)与PMOS TFT的阈值电压(Vtp)的相对恒定电压差(Relatively constant difference)，以建立及/或改善正向压降的稳定度，其中，正向电压降是通过印刷或激光曝光的二极管提供的。
关于本发明的优点与精神可以通过以下的发明详述及附图得到进一步的了解。
图1A至图1C是表示用以制造接成二极管形式的TFT以及耐制程变异箝位或分流电路的示范制程的各阶段的结构截面视图，特别地，图1C为两个示范接成二极管形式的TFT的截面视图，该接成二极管形式的TFT可作为如图4至图6所示该电路的部件(如TFT20及TFT5)；图2A至图2C以及图3A至图3C是表示用以制造肖特基二极管的示范制程的各阶段的结构截面视图，特别地，图2C及图3C为示范互补二极管的沿正交轴的截面视图，该互补二极管可作为该耐制程变异箝位或分流电路的部件；图4A至图4B为示范互补二极管及根据本发明的参考电压电路的电路图；图5A至图5C为根据本发明的示范箝位电路的电路图；图6为根据本发明的射频识别标签或装置的示范布局；图7是表示包含该箝位电路的示范射频识别标签或装置的方块图。
附图标记说明如下10、10′示范电路12衬底14半导体层16栅极介电质16a-b栅极氧化物18栅极金属层18a-b栅极20、22半导体区域24介电层26金属层60、62掺杂半导体岛65接触区域70、72半导体层80绝缘层90金属100二极管链102NMOS TFT104PMOS TFT105节点110参考电压发生器112二极管对
120直流箝位电路122二极管130a、130b互补二极管对124分流晶体管126电阻125、135节点120′交流箝位电路140、140′直流箝位电路144、144′分流晶体管146、146′分流晶体管150箝位电路141、141′、142、142′互补二极管对200装置210逻辑区域220、225天线区域222L型总线230电荷泵区域410整流器COIL1、COIL2天线/电感线圈412、414电容420时钟提取器430序列发生器440存储阵列450数据编码器460数据调制器具体实施方式
本发明将参考较佳具体实施例来详述，实施例会伴随附图做描述。当本发明将伴随较佳具体实施例做描述时，可以理解的是，本发明并不局限于这些较佳具体实施例。相反地，其目的是希望能涵盖由所附申请专利范围所定义并可以包含于本发明的精神及范畴内的各种改变、变形及具相等性的安排。更进一步，在下文中关于本发明的详细描述以及数段特定细节，其目的在于提供对于本发明全面的了解。然而，显见地，无需这些特定细节述，所属领域的普通技术人员即可轻易实施。在其它的例子中，众所皆知的方法、程序、组件以及电路皆不会被描绘，致使不会多余地干扰本发明的范围。
在一较佳具体实施例中，本发明是关于一种用以制造印刷或图案化电路的方法，该电路是用于识别标签及/或传感器。该方法包含下列步骤(a)于衬底上形成第一图案化半导体层，第一图案化半导体层具有第一导电型式；(b)在衬底上形成第二图案化半导体层，第二图案化半导体层具有第二导电型式；(c)于第一图案化半导体层、第二图案化半导体层以及衬底上方形成图案化绝缘层；(d)于图案化绝缘层上形成图案化金属层，图案化金属层与第一图案化半导体层以及第二图案化半导体层电性接触。一般而言，上述步骤(a)至(d)的至少其中之一步骤包含印刷或激光曝光半导体或金属层。
在另一较佳具体实施例中，本发明进一步关于耐制程变异二极管、接成二极管形式的TFT、包含该二极管及TFT的印刷或图案化结构(如电路系统)，其制造方法，以及其在识别标签与传感器上的应用(如HF、UHF、RFID及EAS)。在一具体实施例中，本发明是关于印刷薄膜结构，该结构包含NMOS二极管(尤其是接成二极管形式的NMOS TFT)、PMOS二极管(尤其是接成二极管形式的PMOS TFT)以及用以串联连接NMOS二极管与PMOS二极管的金属线。这种串联连接的二极管有效地提供阈值电压(Vt)，阈值电压是独立于NMOS接成二极管形式的TFT与PMOS接成二极管形式的TFT的绝对阈值电压(absolute Vt)，并且有效地利用NMOS TFT的阈值电压(Thresholdvoltage of an NMOS TFT，VtN)与PMOS TFT的阈值电压(Threshold voltageof an PMOS TFT，VtP)之间的偏离(Separation)，以建立一相对受控制的及/或稳定的正向电压降。
特别地，一串联接成二极管形式的TFT的阈值电压(Vt)通常等于VtN与VtP的差异和(Differential sum)。本发明的另一具体实施例是关于包含一个或多个(较佳地为多个)该串联接成二极管形式的TFT的电路。此电路建立一净电压降(Net voltage drop)，该净电压降通常等于单一NMOS-PMOS二极管对的正向电压降乘上串联连接的二极管对的数量。
上述的电路可在电压箝位电路(Voltage clamping circuit)中调制(Modulate)一TFT(“分流(Shunt)”TFT用以提供箝制动作)的启动行为(Turn-on behavior)。在另一具体实施例中，此电压箝位电路可有效应用于一交流电路，其中并联两个这种箝位电路，该箝位电路包含一附加二极管串联连接该分流TFT，并与交流端子(AC terminal)反向连接。在交流周期(AC cycle)中，当互补线(Complementary line)或差动线(Differential line)上的电压差不足以通过互补二极管对(Complementary diode pair)传递(Pass)电流时，接成二极管形式的TFT与分流TFT的串联组合可防止分流TFT过早(Premature)启动。
本发明的电压箝位电路可有效应用于EAS及RFID标签与传感器，但并不以此为限。关于本发明的不同方面可以通过以下的发明详述及附图得到进一步的了解。
互补接成二极管形式的TFT的制程实施例在一较佳具体实施例中，本发明是关于一种制造互补二极管(Complementary diode)的方法，该方法包含下列步骤(a)在衬底上形成第一图案化半导体层，第一图案化半导体层具有第一导电型式；(b)在衬底上形成第二图案化半导体层，第二图案化半导体层具有一第二导电型式；(c)在第一图案化半导体层、第二图案化半导体层以及衬底上方形成图案化绝缘层；(d)在图案化绝缘层上形成图案化金属层，图案化金属层与第一图案化半导体层以及第二图案化半导体层电性接触。一般而言，步骤(a)至(d)的至少其中之一步骤包含印刷或激光曝光半导体或金属层。
在一具体实施例中，形成图案化半导体层的步骤包含分别印刷或激光曝光第一半导体成分(Composition)及第二半导体成分。在形成肖特基二极管(Schottky diode)的具体实施例中，形成第二图案化半导体层的步骤包含印刷或激光曝光第二半导体成分在第一图案化半导体层上。同样地，形成图案化金属层的步骤包含印刷或激光曝光第一金属成分。
在另一实施例中(通常是关于互补接成二极管形式的TFT)，该方法进一步包含下列步骤在图案化半导体层上方形成图案化栅极(Gate)结构。通常，栅极结构是形成于第一图案化半导体层及第二图案化半导体层之后。此外，图案化栅极结构可包含第二图案化金属层，该金属层通常形成于图案化栅极介电(Gate dielectric)层之上。因此，形成图案化栅极结构的步骤可包含印刷或激光曝光第二金属成分于栅极介电层上。
在另一实施例中(通常是关于互补肖特基二极管)，该方法进一步包含下列步骤在第一图案化半导体层上方形成第三图案化半导体层。通常，第三图案化半导体层形成于第一图案化半导体层之后。
参阅图1A至图1C，制造互补接成二极管形式的TFT的示范制程叙述于下。图1C表示示范电路10，包含接成二极管形式的NMOS TFT 15a、接成二极管形式的PMOS TFT 15b以及串联耦接接成二极管形式的TFT 15a与接成二极管形式的TFT 15b的金属线(金属层)26。本发明多个实施例包含一图案化传导(Conducting)及/或半传导(Semiconducting)薄膜结构，该结构的制造方法包含传统TFT处理技术(Processing technology)及/或高分辨率(High-resolution)印刷及/或激光曝光及/或精密显像技术(Definitiontechnology)，利用金属纳米粒子(Metal nanoparticle)油墨(Ink)及/或液态硅烷基(Liquid silane-based)油墨(请参见如美国专利临时申请案第60/697,599号，申请日期为2005年7月8日，以及美国专利申请案，案号11/249,167，11/246,014，11/243,460，11/203,563，11/104,375，11/084,448，10/956,714，10/950,373，10/949,013，10/885,283，10/789,317，10/749,876，及/或10/722,255，申请日期分别为2005年10月11日，2005年10月6日，2005年10月3日，2005年8月11日，2005年4月11日，2005年3月18日，2004年10月1日，2004年9月24日，2004年9月24日，2004年7月6日，2004年2月27日，2003年12月31日，以及2003年11月24日)。
图1A是表示示范制程的第一步骤。在绝缘(Insulator)衬底12上形成印刷及/或图案化半导体层14。例如，将一掺杂(Doped)或未掺杂(Undoped)硅成分(Silicon composition)沉积(例如印刷包含硅烷(Silane)及/或硅纳米粒子(Silicon nanoparticle)的油墨，其中之一可进一步包含锗烷(Germane)，硅锗(Silagermane)，及/或锗(Germanium)及/或硅-锗(Silicon-germanium)纳米粒子)在衬底12上(请参见如美国专利申请案第10/616,147号，申请日期2003年7月8日；第10/749,876号，申请日期2003年12月31日；第10/789,317号，申请日期2004年2月27日；第10/950,373号及第10/949,013号，申请日期2004年9月24日；及/或第10/956,714号，申请日期2004年10月1日)。印刷(Printing)可包含喷墨印刷(Inkjet printing)、微数组(Microspotting)、模版印刷(Stenciling)、戳印(Stamping)、注射分布(Syringedispensing)、泵分布(Pump dispensing)、网版印刷(Screen printing)、凹版印刷(Gravure printing)、平版印刷(Offset printing)、弹性凸版印刷(Flexography)、或激光传递(Laser forward)等方法，将该成分(或其含硅成分)转印(Transfer)至衬底上。在半导体层14上的分离结构(Separate structure)或“岛(Island)”可以相同或不同的半导体油墨(如包含不同掺杂物(Dopant))分别或同时印刷。不同的半导体油墨可同时使用两组喷墨头(每一组包含一或多个喷头)印刷。
印刷硅烷及/或含硅层(Silicon-containing layer)通常会在某些情况下(如在一温度下，一气体中，一压力下及/或经过一段时间)干燥，该情况足以移除该成分中大体上所有的溶剂(Solvent)，并且会在某些情况下(如在一温度下，一气体中，一压力下及/或经过一段时间)选择性地(在印刷程序中决定)受照射(Irradiated)，该情况足以(i)交联(Cross-link)，低聚合(Oligomerize)及/或高聚合(Polymerize)该硅烷；(ii)在衬底上形成一大致均匀(Uniform)层，该层包含一低聚硅烷(Oligosilane)及/或聚硅烷(Polysilane)；及/或(iii)增加一平均分子重量，增加该成分的粘性(Viscosity)及/或减少该成分的挥发性(Volatility)。然后，该印刷的含硅膜硬化(如在温度范围350～500℃下)，并产生一氢化非晶硅膜(Hydrogenated，amorphous silicon film)(通常厚度为100nm以下)。接着，(重)结晶((Re)crystallize)该非晶硅膜，(重)结晶方法包含实施在一足以(重)结晶非晶硅的退火温度下退火、激光退火(Laser annealing)或过渡金属诱导结晶(Transition metal-induced crystallization)。多种(Multiple)薄膜可以形成该成分，相同的成分可以形成较厚的层，或是以多个不同的成分形成(特别是一或多个成分中包含一掺杂硅烷成分，而不同成分可用以形成二极管，该二极管具有包含不同掺杂物及/或掺杂剂的层)。此外，一硅层(如非晶硅)的制造方法传统上可包含毯式沉积(Blanket-deposited)(如利用化学气相沉积)，印刷(如利用光刻(Photolithography))以及结晶(如利用退火)。
衬底12可包含相对于单晶硅衬底(在一实施例中，相对于平面显示衬底)较便宜或易于制造的衬底。例如，衬底12可包含如塑料片(Plastic sheet)(如聚亚酰胺(Polyimide)、聚碳酸酯树脂(Polycarbonate)或其它高温聚合物(Hightemperature polymer))、薄玻璃片以及玻璃(Glass)/聚合物薄片(Laminate)等等。在一实施例中，衬底具有适用于滚动条式(Roll-to-roll)制造(如绕线式(Spool-based)及/或滚动条式印刷制程)的性质(如厚度、张力、弹性模数、以及玻璃转换温度等等)。
此外，衬底12可包含一绝缘体(如旋转涂布玻璃(Spin on glass，SOG)、生长氧化层(Grown oxide layer)或电镀氧化层(Anodized oxide layer))，在一传导衬底或一半传导衬底上。并且，绝缘体可沉积或形成于一传统金属箔上(如美国专利申请案第10/885,283号，申请日期为2004年7月6日，名称为“MOS电子防盗系统，射频及/或射频识别标签/装置，及其制造或使用方法”，其与本发明相关部分可作为参考)。沉积方式可包含传统旋转涂布(Spin-coating)、印刷(如喷墨印刷)、叶片涂布(Blade coating)、浸涂(Dipcoating)，新月形涂布(Meniscus coating)、狭缝形涂布(Slot coating)、凹版印刷(Gravure printing)、网版印刷(Screen printing)、或喷雾涂布(Spray coating)一或多种SOG油墨成分。传统上该油墨成分包含一种或多种SOG成分，一种或多种适用于该SOG成分的传统溶剂(solvent)以及一种或多种接口活性剂(Surfactant)，张力减低剂(Tension reducing agent)，粘接剂(Binder)及/或增稠剂(Thickening agent)。通常，沉积SOG的步骤实施于一般的硬化及清洗步骤之后。
请参阅图1B，一薄氧化表面层(Thin oxide surface layer)(栅极介电质)16生长于半导体层14上(生长方法通常以加热、等离子体曝光(Exposure to aplasma)以及在一氧化气体(Oxidizing atmosphere)，如氧气中照射该结构)。此氧化步骤形成一栅极介电膜(Gate dielectric film)。此外，以传统沉积及图案化一对应介电材料(Dielectric material)的方法可形成该栅极介电膜及电容介电质(Capacitor dielectric)。栅极金属层(Gate metal layer)18可通过传统光刻或激光图案化(如以下步骤[i]涂布具有热电阻(Thermal resist)的沉积金属层或其它含有红外线染料(IR dye)的传统电阻(Resistor)；以及[ii]选择性地以激光照射该电阻，参见美国专利申请案第11/084,448号(申请于2005年3月18日)及美国专利申请案第11/663,296号，与本发明相关部分可作为参考)的方法形成在栅极介电质16上。以蚀刻法(较佳地以传统湿式蚀刻)移除多余栅极金属材料，可形成栅极18a与门18b。而选择性地蚀刻露出的栅极介电质16(同样以湿式蚀刻法，含稀释水性铪(Dilute aqueous HF)或二氧化硅蚀刻溶液(Buffered oxide etch[BOE]solution)，该溶液通常含有水性铪氢氟酸成氟化铵溶液(Aqueous HF:NH4F solution))会形成栅极氧化物16a与门氧化物16b。此外，该栅极金属层的显影方法有印刷或其它光刻手段(Lithographicmeans)，包含压纹(Embossing)、印模(Imprinting)、喷墨印刷、或其它高分辨率(High resolution)图案化技术。
接下来，半导体区域20a-b高浓度地掺杂第一型式掺杂物(如N型或P型)，通常以传统离子注入(Ion implantation)或掺杂物扩散(Dopantdiffusion)(如印刷一旋转涂布电介质及以退火方式驱使掺杂物进入半导体层)的方法将掺杂物送入半导体层14中未被栅极(栅极氧化物)16a覆盖的区域。掺杂物扩散时，包含掺杂物的SOD可印刷于如图1B所示的结构上，类似于上述制造分离岛(Separate islands)于半导体层14。印刷方式可包含以喷墨印刷、微数组、模板印刷、戳印、注射分布、泵分布、网版印刷、凹版印刷、平版印刷、或弹性凸版印刷。掺杂的SOD可分别或同时印刷、通常使用不同油墨(如不同油墨中包含不同导电型式(如N型或P型)且不同浓度的掺杂物)。不同的SOD油墨可同时使用两组喷墨头(每一组包含一或多个喷头)印刷。
此外，一源极/漏极接触层(Source/drain contact layer)可形成于半导体区域20a-b的上表面上，其步骤包含沉积一掺杂半导体成份于栅极(栅极氧化物)16a上以及半导体层14的外露区块(Exposed area)上，接着硬化并激光照射该掺杂半导体成分，选择性地结晶该成分中受照射的部分(较佳地为其中的活化掺杂物(Activate dopant))，并以湿式蚀刻方法选择性地移除该成分中未受照射的部分(参见美国专利申请案第11/084,448号，申请于2005年3月18日)。此类掺杂半导体成分可选择性地沉积，沉积方式为印刷或喷墨一掺杂含硅配方(Doped silicon-containing formulation)如一N+-掺杂硅烷油墨(N+-doped silane ink)(参见美国专利申请案第10/950,373、10/949,013、10/956,714以及11/249,167号，申请日期分别为2004年9月24日、2004年9月24日、2004年10月1日以及2005年10月11日，其与本发明相关部分可作为参考)在栅极(栅极氧化物)16a及半导体层14外露部分之上。在此范围内高浓度掺杂半导体区域20a-b包含一非晶型5A族(Group IVA)元素材料(如硅及/或锗)，且较佳地在沉积下一层前将其结晶。在一实施例中，掺杂半导体区域20a-b首先以熔炉退火方式硬化并以激光结晶方式结晶(较佳地，其中一部分或大体上全部的掺杂物在结晶过程中被活化)。此外，可导入掺杂原子在半导体区域12上，导入方式包含等离子沉积(Plasma deposition)、激光分解(Laser decomposition)、气化沉积(Vapor deposition)或其它技术，然后掺杂区域(栅极)18a与18b以退火方式转化成为源极接点(Source contact)及漏极接点(Drain contact)。
接着，高浓度掺杂半导体区域22a-b以类似形成半导体区域20a-b的技术形成，但通常掺杂不同型式的掺杂物(如N型对P型)。换句话说，半导体区域(栅极)18a-b以及半导体区域20a-b中的其中之一区域包含一N型掺杂(N-doped)物，另一区域包含一P型掺杂(P-doped)物。如有必要及/或需要，高浓度掺杂半导体区域20a-b以及22a-b可进一步在活化岛(Active island)中图案化，但是通常印刷及/或图案化半导体区域12应足以显影该装置的活化区块。如上所述，N+及P+区域可分别沉积，但是于相同步骤硬化、激光照射以及湿式蚀刻。之后，掺杂半导体区域20a-b以及22a-b中未结晶区块可通过湿式蚀刻移除。
在选择性地以常见方式清洗后，介电层24(可包含常见SOG成分)可以印刷或涂布方式形成如图1B所示的结构上。以印刷方式来说，一或多个(较佳地为全部)栅极18a-b及/或高浓度掺杂半导体区域20a-b以及22a-b可保持外露。如以涂布方式，在栅极18a-b及/或高浓度掺杂半导体区域20a-b以及22a-b上的SOG/介电层24的某些部分可通过光刻方式(如涂布一光阻，透过一接触掩模照射该光阻，蚀刻(较佳地以湿式蚀刻)，接着剥除光阻并清洗该装置表面)或一种激光阻滞(Laser-resist)程序移除，该激光阻滞程序如美国专利临时申请案第60/663,296号及/或美国专利申请案第11/203,563号(申请日期2005年10月7日，其与本发明相关部分可作为参考)。如果介电层24包含SOG成分，其通常以常见技术硬化及/或转化为介电材料(如二氧化硅)。此外，介电层24可包含常见聚酰亚胺(可进一步包含一染料，该染料吸收红外光、可见光以及紫外光，适用于激光图案化)。
在另一实施例中，在适当情况下利用已知蚀刻剂成分，形成栅极18a-b之后薄氧化膜(栅极介电质)16可以保留，而蚀刻介电层24可移除薄氧化膜16(栅极介电质)的露出部分。可选择地，一小部分(如最多30nm)的掺杂多晶硅半导体区域(Polysilicon region)20a-b/22a-b亦可被移除(用以改善接下来的接点形成步骤中的边际效应)。
选择性地，一金属(如钴或镍)可电镀(或选择性地生长或沉积)于高浓度掺杂半导体区域20a-b以及22a-b上(通常在介电层24形成之后，以高分辨率图案化，传统光刻方式或激光光刻/图案化方式，参见美国专利申请案第10/722,255号及/或第11/203,563号，申请日期分别为2003年9月24日及2005年10月7日，其与本案相关部分可作为参考)。接下来的热处理(在一足以使栅极材料(Gate material)结晶及/或形成硅化物的温度下)有时亦可形成栅极(栅极氧化物)16a、16b，可直接利用不需进一步的修改。
接点及第一金属层(First level of metallization)可通过金属化处理技术形成，该金属化处理技术传统上应用于集成电路/半导体制造工业。例如，形成接点与金属层26的步骤可包含喷涂一相对薄的阻挡层(Barrier layer)及/或接着层(Adhesive layer)(如氮化钛(TiN)或氮化钛-钛双层体(TiN-on-Ti bilayer)，然后喷涂一相对较厚的总体导电层(Bulk conductor layer)，如铝或铝铜合金(含重量0.5-4％的铜)，跟着以常见光刻方式显影接点与金属线，再加以蚀刻(较佳地以湿式蚀刻，利用一传统氢氧化铵(NH4OH)/过氧化氢(H2O2)蚀刻成分，其选择性地蚀刻如铝，氮化钛以及钛等金属相对于金属硅化物)。此外，一硅层或阻挡金属层可通过印刷，其它沉积或形成方式生成于栅极18a-b的露出表面上，及/或一导电金属可选择性地电镀、沉积或印刷在其上(选择性加上接续热处理或退火以形成一金属硅化物)。当然，栅极18a-b的接点及/或金属层可在一源极区域及漏极区域以外的区块内形成(从平面(Layout)或俯看(Top-down)视角而言)。此外，接点及/或金属层可图案化，图案化方式可为激光程序(经由阻抗图案化或直接激光图案化金属前体(Precursor)成分)，参考美国专利临时申请案第60/663,296号及/或美国专利案第11/203,563(申请日期分别为2005年3月18日及2005年10月7日，与本案相关部分可作为参考)，或一激光基础(Laser-based)程序，参考美国专利申请案第10/722,255号(申请日期2003年11月24日，与本案相关部分可作为参考)。接着所有光阻可以常见方式剥除(Strip)，而装置可以常见方式清洗，并形成如图1C所示的箝位电路。
为了完成该装置，还需要在装置(未显示)上方进一步生成绝缘层或介电层(如包含SOG成分)，生成方式包含印刷(如喷墨)或毯式沉积(如旋转涂布、叶片涂布、网版印刷、浸涂、新月形涂布、狭缝形涂布、凹版印刷、或喷雾涂布)。假如需要一额外的金属层，在金属层26上预先决定位置的接触孔(Contact holes)以常见方式形成于绝缘层中(或可留待接下来的印刷)，而第二金属层可通过相同于形成金属层26的方式形成。最上方，盖层(Cap layer)或钝化层(Passivation layer)(如进一步包含SOG层或氮化硅层)可形成于整个前述装置上且被硬化，并且一封装结构、支撑物或接着剂亦可选择性地层叠(Laminate)其上。
互补肖特基二极管的制程实施例互补肖特基二极管的制程实施例将通过图2A至图3C详述。图2C及图3C是表示示范电路10′，其包含NMOS二极管50a、PMOS二极管50b以及串联耦接50a与50b的金属线(金属)90。
图2A是绘示衬底12及其上的掺杂半导体岛(island)60及掺杂半导体岛62。图3A是绘示衬底12及其上的掺杂半导体岛60，沿着垂直于该页平面的一平面且与z-z′轴对齐。一般而言，图2A至图3C中的衬底12相同于图1A至图1C的衬底12。形成一较佳的肖特基二极管的方法包含下列步骤首先，形成或沉积一高浓度掺杂半导体层(如掺杂半导体岛60或掺杂半导体岛62)在形成肖特基二极管的其它功能层(Functional layer)之前。因此，如图1B至图1C所示掺杂半导体区域20a-b以及22a-b，通过沉积一掺杂半导体成份于衬底12上可形成掺杂半导体岛60及掺杂半导体岛62，接着硬化并激光照射该掺杂半导体成分，选择性地结晶该成分中被照射的部分(较佳地为其中活化掺杂物)，并以湿式蚀刻方法选择性地移除该成分中未受照射的部分。此类掺杂半导体成分可以选择性地沉积，以印刷或喷墨一含硅掺杂配方，如N+或P+-掺杂硅烷油墨，在衬底12中预先决定的区域上。在此方法中，先印刷或喷墨第一硅烷油墨包含第一型式掺杂物(如N型或P型)，接着第二硅烷油墨包含第二型式掺杂物(剩余的另一型式)用以显影掺杂半导体岛60与掺杂半导体岛62的其中之一，然后依前述方法干燥、硬化，以及激光结晶该成分。此外，印刷或喷墨第一型式岛之后，经干燥及/或硬化，再印刷或喷墨第二型式岛。此外，掺杂半导体岛60及掺杂半导体岛62可包含多层此种印刷、硬化以及结晶/活化材料。
此外，掺杂半导体岛60及掺杂半导体岛62可以毯式沉积及印刷，而第一掺杂型式及第二掺杂型式(不同的)可分别以传统注入或扩散方式进入掺杂半导体岛60及掺杂半导体岛62。然而，因为此程序一定要利用掩模，故不如印刷方式(如喷墨)。
请参阅图2B，半导体层70及半导体层72通过大致上与形成掺杂半导体岛60及掺杂半导体岛62相同的方法，分别形成于掺杂半导体岛60及掺杂半导体岛62上，但其所含材料具有不同迁移(Mobility)(或载电(Charge-carrying))特性。例如，如果掺杂半导体岛60及掺杂半导体岛62分别高浓度地掺杂第一掺杂物型式及第二掺杂物型式，则半导体层70及半导体层72可分别包含半导体材料，该材料低浓度地掺杂第一第二掺杂物型式及第二掺杂物型式、或者分别高浓度地掺杂第一掺杂物型式及第二掺杂物型式、或只有半导体本身(Intrinsic)。清楚地说，图3B是绘示半导体层70在掺杂半导体岛60上的截面图，该图截面是沿一正交于页面的平面。自然地，一第三半导体层(未显示)可形成于半导体层70及半导体层72其中之一上(或两者之上)，通常形成程序与半导体层70及半导体层72的形成程序相同。与半导体层70及半导体层72相较，该第三半导体层通常具有不同迁移(或载电)特性(虽然该迁移特性大致上相同于下方的半导体岛60及掺杂半导体岛62)。例如，如果半导体层70及半导体层72包含本身半导体材料，则该第三半导体层可分别高浓度地掺杂第一掺杂物型式及第二掺杂物型式。
之后，绝缘层80形成于半导体层(掺杂半导体岛)60/70及半导体层(掺杂半导体岛)62/72以及衬底12上，类似于图1所示的绝缘层(介电层)24，因此绝缘层80中的开口位于该二极管最上层半导体层(如半导体层70及半导体层72)的上表面。如图3B所示，绝缘体80进一步形成，使得掺杂半导体岛60(以及掺杂半导体岛62)的接触区域65外露，以便之后与其它电路组件电性连接。当衬底12具有电性绝缘(Electrically insulating)上表面，半导体岛60的一端可外露于接触区域65，以便将任何过度金属化的物理接触(physical contact)最大化及/或将任何过度金属化的电阻及/或步骤(如拓朴(Topology)或高度差(Height differences))最小化。当衬底12具有电性传导(Electrically conducting)上表面，绝缘层80形成使得半导体岛60的接触区域65具有唯一外露上表面，以便与上方金属接触，类似于半导体层70的外露上表面。
图2C是表示该示范电路10′，其包含串联二极管15a、15b。金属90形成于绝缘层80上，接触二极管15a、15b(如分别为半导体层70及半导体层72)的最上层半导体层。如图3C所示，金属90亦接触掺杂半导体层(半导体岛)60，虽然金属90通常与掺杂半导体岛62接触的金属绝缘(参见图2C)。
关于图3A至图3C，掺杂半导体岛60及制造于其上的结构大致上与掺杂半导体岛62及制造于其上的结构相同，而且该岛及/或其上的结构的方向、长度以及宽度可相同或不同于图3A至图3C所示的对应结构。
示范电路在另一较佳具体实施例中，本发明是进一步关于包含上述互补二极管的电路及布局(Layout)。示范电路包含一二极管链(Diode chain)，该二极管链包含串联的NMOS二极管与PMOS二极管、参考电压发生器以及箝位电路。在每一电路中，该二极管可包含上述肖特基二极管或接成二极管形式的TFT。因此，本发明进一步关于一电路，其包含(1)NMOS二极管，其中具有至少一印刷或激光曝光结构；(2)PMOS二极管，其中具有至少一印刷或激光曝光结构；以及(3)连接NMOS二极管与PMOS二极管的金属线。
在此实施例中，NMOS二极管包含NMOS TFT，且PMOS二极管包含PMOS TFT。在包含印刷硅基(Silicon-based)油墨的实施例中，NMOS二极管包含N型掺杂半导体层，N型掺杂半导体层在非晶相时具有一大体上均匀分布于其整个层间厚度的掺杂物。在另一具体实施例中，NMOS二极管包含第一肖特基二极管，第一肖特基二极管具有印刷或激光曝光的N型掺杂半导体层，且PMOS二极管包含第二肖特基二极管，第二肖特基二极管具有印刷或激光曝光的N型掺杂半导体层。金属线可包含印刷或激光曝光金属线。
图4A是表示二极管链100，一电路建构方块(Circuit building block)用以提供通过两节点(Node)的稳定电压降。二极管链100通常包含互补CMOSTFT对，互补CMOS TFT对包含NMOS TFT 102以及PMOS TFT 104，各自包含一栅极、一第一源极/漏极端子以及一第二源极/漏极端子。接成二极管形式的NMOS TFT 102可通过连接其栅极与其漏极而获得或形成。进一步地，PMOS TFT 104可通过连接其栅极与其源极而获得或形成。连接PMOS TFT104的漏极与NMOS TFT 102的源极可形成该箝位电路(例如该端子电性耦接于相同节点)。这样配置(Arrangement)的接成二极管形式的TFT可建立自节点V1至节点V2的正向阈值电压，正向阈值电压大体上独立于NMOS TFT102的绝对阈值电压(VtN)及/或PMOS TFT 104的绝对阈值电压(VtP)。特别地，互补CMOS TFT对(二极管链)100的阈值电压等于VtN与VtP的绝对值合，该值在制造及/或制程变异期间是保持相对固定(换言之，明显小于在不同批次的制造及/或制程变异中，VtN与VtP的变异)。在本电路另一实施例中，二极管对(二极管链)100包含互补CMOS肖特基二极管，且依类似配置串联。
在实际操作时，电压V1及电压V2为相关信号节点上的模拟信号的电压值。例如，V1及V2可表示信号，该信号耦接于相反电容或电感线圈电极(Inductor coil electrodes)或差动信号路径(Differential signal path)的互补信号线(Complementary signal lines)。因此，电压V1及电压V2的值会不断变动，其值大致上介于电源供应电压值或其中某些组合值之间。当电压V1大于电压VtN，NMOS TFT 102启动，电流经由NMOS TFT 102传导至位于NMOSTFT 102与PMOS TFT 104之间的节点105。同样地，当电压V2小于一正极电源(Positive power supply-VtP)，PMOS TFT 104启动，电流经由PMOS TFT104传导至位于PMOS TFT 104与NMOS TFT 102之间的节点105。通常，该正极电源范围为5V至20V。
在另一较佳具体实施例中，该电路可进一步包含多个串联连接互补二极管。例如，限制两节点(如在一静电放电(Electrostatic discharge，ESD)防护电路中、于差动信号传输线之间，以及在一电容中相反电极之间等等)之间的电压差。多个串联互补二极管对可提供一定制(Customized)的、相对稳定的电压差限制电路(有时叫做摆动限制电路(Swing limiting circuit)或箝位电路)。在该电路中，该多个串联互补二极管提供的电压差Vδ通常等于n*(VtN+VtP)，其中n为一正整数，代表串联互补二极管的数量。该电路建立一净电压降，该电压降通常等于单一NMOS-PMOS二极管对的电压降乘以该串联二极管对的数量。
请参阅图1C，图1C是表示邻近互补二极管对(二极管链)100间的耦接方式。连接PMOS源极/漏极端子(半导体区域)20b与NMOS源极/漏极端子(半导体区域)22a的金属线26对应位于PMOS TFT 104与NMOS TFT 102之间的该节点105。
图4B是表示一示范参考电压发生器110，包含一系列互补二极管对112a-i，每一互补二极管对对应图4A所示的二极管对(二极管链)100或图2C及图3C所示的肖特基二极管对10′。针对一给定的正极电源供应或程序(产生一给定且通常可定制(Customizable)的电压降，该电压降通过一给定的二极管对)，可最佳化(Optimize)二极管对系列112a-i的数量。根据已知的技术与原理，通过调整该一或两个二极管的阈值电压可定制其电压降。一或多个电压V0至Vi在该二极管对之间可输出为一相对稳定的电压。例如，如果正极电压供应为12V，而通过每个二极管对的电压降为2V，则V0电压约为10V，Vi电压约为8V，V2电压约为6V...，而Vi电压约为2V。因此，可将该互补二极管对112a-i视为个别二极管，且这种二极管在制程变异中具有相对稳定的阈值电压。
当该电压降不能被正极电源供应电压整除，或一参考电压不等于下列其中之一(i)该正极电压供应电压减去由一或多个互补二极管对提供的电压降；或(ii)一或多个互补二极管对提供的电压降的绝对值时，该参考电压发生器110可包含一电阻。该电阻可设定(通过多个设定存储位(Configurationmemory bit)以程序化(Programming)，或以传统激光修饰(Trimming with alaser)，且可置放于该序列的任何节点(如该正极电压供应与二极管对112a之间、接地与二极管对112i之间或任两节点之间)。
此外，本发明进一步关于一箝位电路，其包含至少一互补二极管对电路(较佳地，多个上述的互补二极管对电路)，串联于第一与第二节点之间，例如相关或差动信号传输线。在此实施例中，箝位电路可进一步包含(i)分流晶体管(Shunt transistor)具有一栅极用以接收一输出，该输出出自NMOS二极管与PMOS二极管的其中之一、一源极耦接第一节点与第二节点的其中之一、以及一漏极耦接第一节点与第二节点中的另一个；及/或(ii)一电阻耦接于第一节点及第二节点其中之一与分流晶体管的栅极之间。另一根据本发明的电流箝位电路通常包含第一箝位电路与第二箝位电路，并联反向耦接于第一节点与第二节点之间。
图5A是表示一示范直流箝位电路120，其包含第一互补二极管对130a、第二互补二极管对130b、二极管122、分流晶体管124以及电阻126。如图5A所示，电压箝位电路有效地利用由互补二极管对130a与互补二极管对130b提供的稳定净正向电压降，来启动或关闭分流TFT(分流晶体管)124，并由此提供箝制功能。因此，互补二极管对130a及互补二极管对130b的输出调制分流TFT(分流晶体管)124的启动行为，分流TFT(分流晶体管)124提供箝制功能。
例如，节点135可设定具有一电压，该电压箝制于节点125的电压(有效防止节点135的电压大于一电压值，该值为节点125的电压加上一预定值)。当节点125与节点135间电压差大到一定程度(如大于由互补二极管对130a与互补二极管对130b提供的正向电压降以及通过电阻126的电压差动)，分流晶体管124的栅极上的电压足以从节点135传递电流至节点125，并由此箝制节点135上的电压(当然要假设该节点125上的电压足以启动接成二极管形式的TFT(二极管)122)。一旦该电压差回到一小于通过互补二极管对130a与互补二极管对130b的电压降的值(如传递电流通过分流晶体管124及二极管122)，该分流晶体管124则会关闭(Turn off)。
明显地，对于所属领域的普通技术人员而言，电阻126是用以提供一通过分流晶体管124的漏极至栅极(Drain-to-gate)电压差动，且该电阻乃依据该二极管正向电流(Forward current)选出。并且，二极管122是用以防止当节点125的电压大于节点135的电压之下两二极管的电压降(Two diode drop)时，疏忽地启动分流TFT(分流晶体管)124，故在直流箝位电路120的操作中并非必要；二极管122可省去或被取代(如一(可设定)电阻)。自然地，多个互补二极管对可串联连接至该参考电压发生器110，依据NMOS二极管、PMOS二极管或接成二极管形式的TFT的阈值电压，以及直流箝位电路120所提供的电压差动。
图5B是表示一示范交流箝位电路120′，其包含两个直流箝位电路140及直流箝位电路140′，两者反向并联并通过差动交流端子AC+及差动交流端子AC-。直流箝位电路140及直流箝位电路140′基本上是分别相同于图5A所示的直流箝位电路120。附加的接成二极管形式的TFT(分流晶体管)144及接成二极管形式的TFT(分流晶体管)144′分别串联分流TFT(分流晶体管)146及分流TFT(分流晶体管)146′，在交流端子AC+及差动交流端子AC-的交流周期反向电压部分，可防止该分流TFT过早启动。
例如，差动交流端子AC+及差动交流端子AC-之间可设定具有一最大电压差动。特别是当差动交流端子AC+及差动交流端子AC-接收或搭载一差动周期信号(Differential periodic signal)，如以常见高频、超高频、射频以及商品电子防盗系统所传送的差动周期信号。因此，交流箝位电路120′可用以预防其中一差动端子的电压大于一电压值，该值为另一差动端子的电压加上一预定值。该预定值通常由互补二极管对141、互补二极管对142以及互补二极管对141′、互补二极管对142′决定。
例如，当差动交流端子AC+及差动交流端子AC-之间的电压差动大到某一程度(如大于互补二极管对141、互补二极管对142以及互补二极管对141′、互补二极管对142′其中之一提供的正向电压降，取决于哪一端子具有相对高的电压以及哪一端子具有相对低的电压)，分流晶体管144或分流晶体管144′其中之一的栅极的电压足以从差动交流端子AC+及差动交流端子AC-的其中之一端子传递电流至另一端子，并由此箝制交流端子AC+及差动交流端子AC-之间的电压并最大化两端子间的电压差动。一旦该电压差动回到一小于通过互补二极管对的电压降的值(如传递电流通过分流晶体管144及二极管(分流晶体管)146或互补分流晶体管144′及二极管(分流晶体管)146′)，分流晶体管144(或分流晶体管144′)则会关闭。依此方式，二极管(分流晶体管)146及二极管(分流晶体管)146′不仅在当周期信号被差动对(Differential pair)AC+及AC-接收或搭载时，交流端子AC+及AC-的交流周期非箝制(Non-clamped)部分，可防止分流TFT(分流晶体管)144及分流TFT(分流晶体管)144′过早开启，而且也可限制其栅极所连接的节点的偏径(Excursion)。
图5C所示电路为一示范箝位电路150，其包含六对上述接成二极管形式的TFT。该电路每一对接成二极管形式的TFT包含PMOS TFT及NMOSTFT。进一步，如上所述，箝位电路150建立一净电压降，相等于单一二极管对的正向电压降乘以串联连接的二极管对的数量。类似或相等于如图5C所示的设计已经模拟出良好结果。
示范识别装置在另一较佳具体实施例中，本发明是关于使用于高频、超高频、射频识别及/或防盗电子系统的一布局(Layout)，该布局包含不同组件区域，如图6所示的示范装置。图6是表示装置200的一示范布局，其包含逻辑区域(Logicregion)210、天线区域(Antenna regions)220、天线区域225以及电荷泵区域(Charge pump area)230。在适合防盗电子系统、高频、超高频以及射频识别的标签的实施例中，装置200长度范围为5mm至25mm，较佳地为5mm至20mm；宽度范围为1mm至5mm，较佳地为1mm至3mm；总面积范围为5mm2至100mm2，较佳地为5mm2至100mm2。在这种实施例中(将在下文中详述)，逻辑区域210可进一步包含输入/输出控制区块(Input/output control portion)、内存区块(Memory portion)或信息储存区块(Information storage portion)、频率获取区块(Clock recovery portion)，及/或信息/信号调制区块(Information/signalmodulation portion)。
天线区域220通过L型总线(L-shaped bus)222耦接于电荷泵区域230。电荷泵区域230的一部分亦重叠于天线区域225。电荷泵区域230传统上通过电容、二极管及/或交互连接(Interconnects)耦接至天线区域220及天线区域225。例如，电荷泵区域230可包含多个阶段(Stage)，而且其中的电容在每个天线重叠的区块(也就是电荷泵区域230重叠于L型总线222或天线区域225的区块)可具有100至400平方毫米面积。
因此，本发明是关于一高频、超高频、射频识别及/或防盗电子系统装置，其包含(a)一天线及/或一电感；(b)用以转换天线及/或电感所接收的射频信号为电力的整流器；(c)用以限制射频信号的电压的交流箝位电路；以及(d)用以自该射频信号获得频率信号并产生识别信号的逻辑。通常，天线及/或电感包含第一线圈及第二线圈，分别耦接第一整流器输入节点及第二整流器输入节点，而且交流箝位电路耦接于第一整流器输入节点及第二整流器输入节点之间。
一示范射频识别标签的方块图绘示于图7。射频识别标签包含第一天线/电感线圈COIL1及第二天线/电感线圈COIL2(对应如图6所示的天线区域220及天线区域225)、全波整流器410、时钟提取器(Clock extractor)420以及序列发生器(Sequencer)430(可对应如图6所示，逻辑区域210中的频率获取区块)、存储阵列(Memory array)440、数据编码器(Data encoder)450以及数据调制器(Data modulator)460。本发明的交流箝位电路120′(如图5B及/或图5C所示)放置在输入点AC1与AC2之间(广泛对应图5B所示的差动端子或信号传输线AC+及信号传输线AC-)，且箝位电路的功能如上述为限制输入点的电压差动及/或电压偏径(Voltage excursion)，该输入点通向全波整流器(Fullwave rectifier)410及/或通过电容412。限制电压差动及/或电压偏径可保护电路及/或耦接于天线/电感线圈COIL1及第二天线/电感线圈COIL2的组件，且可使接收的信号频率保持在一定范围，进而增加确实识别的可能性。
这些电路方块可通过薄膜装置结构来建构，包含上述装置以及美国临时专利申请案第60/697,599号(申请日期为2005年7月8日，相关于本发明部分可作为参考)，还有本发明所引证的其它美国专利申请案及/或使用本发明所引证的其它美国专利申请案中所述的技术。例如，整流器410可具有一电压倍增配置(Voltage doubler configuration)，亦可包含以硅烷油墨形成的薄膜二极管结构(如图2A至图3C所示)以应用于超高频或高频装置。此外，高频装置可使用接成二极管形式的TFT，如图1A至图1C以及图4A所示。该薄膜装置以一或多含硅层(Silicon-containing layer)制成，该含硅层在二极管运送方向(Diode transport direction)的迁移率大于10cm2/vs，掺杂范围为1017-1020cm-3，以及接触电阻等级为10-5ohm-cm2，则该含硅层可支持于千兆赫(GHz)范围整流，有足够功率提供一射频识别电路的电力。频率及数据信号的解调(Demodulation)，在该载体射频信号(Carrier RF signal)上编码，可以通过简易电压检测器(Simple voltage detector)达成，该简易电压检测器可以上述薄膜二极管或接成二极管形式的TFT制造。信号提取电路系统(Signalextraction circuitry)可进一步包含一或多个滤波器(Filter)(如传统电阻-电容电路(RC circuit))以及一或多个电容(可依上述各应用中描述的方法转换)。
存储阵列440可包含一简易只读存储器(Read-only memory，ROM)，由一数字电阻网络(Digital resistive network)提供并在制程中显影。此外，一次写入(One-time programmable)ROM可包含一传统熔丝或反熔丝结构，而且薄膜型式的非挥发性(Nonvolatile)电子可擦除只读存储器(Electrically erasableprogrammable read-only memory，EEPROM)可包含一TFT，其具有浮动栅极在其中。可程序化及可擦除电路系统(以及设定可禁得起程序或及擦除电压(Programming and erasing voltages)的装置)亦可依传统方式设计并大量制造，如上述及/或其它应用所述(如美国临时专利申请案第60/697,599号)。
数据调制器460的实现可利用一分流晶体管的负载调制(Loadmodulation)，该分流晶体管并联一共振电容(Resonant capacitor)(未显示)。当以硅烷油墨制造的增强模式(In enhancement mode)调制器TFT被启动，形成该标签天线部件以及连接数据调制器460的LC线圈会短路。这会严重减低该电路的Q值以及该读取线圈(Reader coil)的耦接。当该调制器TFT切换至“关”，该LC线圈的Q值则恢复。以此方式，一调制信号(Modulation signal)可由标签传递至读取器(Reader)。在超高频装置中，类似的效应也会改变天线的分散截面(Scattering cross-section)并且调制该读取器的反向散射信号(Backscatter signal)。此外，要减少可能的电力损耗，可有效利用以可变电容为基础(Varactor-based)的调制器，该调制器可转换该超高频天线的阻抗(Impedance)中虚数部分(Imaginary part)，该超高频天线利用一MOS电容装置或一可变电容二极管。该二极管可利用上述整流器及/或解调器二极管的TFT及二极管程序形成。
交流箝位电路120′可控制于数据调制器460(通常组合一并联电容，或电容412及电容414的其中之一)的输出上的电压摆动(Voltage swing)及/或偏径(Excursion)，进而降低该标签的电阻率。并且，交流箝位电路120′的进一步功能可包含增加该标签的电力吸收(Power absorption)，由整流器410提供。
通过以上较佳具体实施例的详述，是希望能更加清楚描述本发明的特征与精神，而并非以上述所公开的较佳具体实施例来对本发明的范畴加以限制。相反地，其目的是希望能涵盖各种改变及具相等性的安排在本发明所欲申请的专利范围的范畴内。因此，本发明所申请的专利范围的范畴应该根据上述的说明作最宽广的解释，以致使其涵盖所有可能的改变以及具相等性的安排。
权利要求
1.一种制造互补二极管的方法，该方法包含下列步骤(a)在一衬底上形成一第一图案化半导体层，该第一图案化半导体层具有一第一导电型式；(b)在该衬底上形成一第二图案化半导体层，该第二图案化半导体层具有一第二导电型式；(c)在该第一图案化半导体层、该第二图案化半导体层以及该衬底上方形成一图案化绝缘层；以及(d)在该图案化绝缘层上形成一第一图案化金属层，该第一图案化金属层与该第一图案化半导体层以及该第二图案化半导体层电性接触。
2.如权利要求1所述的制造互补二极管的方法，其特征在于，形成该第一图案化半导体层的步骤包含印刷或激光曝光一第一半导体成分，且形成该第二图案化半导体层的步骤包含印刷或激光曝光一第二半导体成分。
3.如权利要求1所述的制造互补二极管的方法，其特征在于，该第一半导体成分以及该第二半导体成分的至少其中之一包含一油墨，该油墨包含一硅烷及/或硅纳米粒子。
4.如权利要1所述的制造互补二极管方法，其特征在于，形成该第一图案化金属层的步骤包含印刷一第一金属成分。
5.一种电路，包含(a)一N型金属氧化物半导体二极管，具有至少一印刷或激光曝光结构；(b)一P型金属氧化物半导体二极管，具有至少一印刷或激光曝光结构；以及(c)一金属线，用以连接该N型金属氧化物半导体二极管与该P型金属氧化物半导体二极管。
6.如权利要求5所述的电路，其特征在于，该N型金属氧化物半导体二极管包含一N型金属氧化物半导体薄膜晶体管，且该P型金属氧化物半导体二极管包含一P型金属氧化物半导体薄膜晶体管。
7.如权利要求5所述的电路，其特征在于，该金属线包含一印刷金属线。
8.如权利要求5所述的电路，其特征在于，该N型金属氧化物半导体二极管包含一N型掺杂半导体层，且该P型金属氧化物半导体二极管包含一P型掺杂半导体层，当该N型掺杂半导体层与该P型掺杂半导体层为非晶相时，该N型掺杂半导体层与该P型掺杂半导体层分别具有一大体上均匀分布于其整个层间厚度的掺杂物。
9.一种箝位电路，包含(a)一第一节点与一第二节点；以及(b)至少一如权利要求5所述的电路，该电路串联于该第一节点与该第二节点之间。
10.一种在一第一节点上限制一第一电压的方法，该方法包含下列步骤(a)接收于该第一节点上的一信号；以及(b)当该第一电压与在一第二节点上的一第二电压的差异超过一默认值时，通过如权利要求5所述的电路传递电流，进而以该信号箝制该第二电压。
全文摘要
本发明公开了一种二极管电路及其箝位电路、二极管制造方法及其限压方法。所述二极管制造方法包含下列步骤在一衬底上形成一第一图案化半导体层，该第一图案化半导体层具有一第一导电型式；在该衬底上形成一第二图案化半导体层，该第二图案化半导体层具有一第二导电型式；在该第一图案化半导体层、该第二图案化半导体层以及该衬底上方形成一图案化绝缘层；以及在该图案化绝缘层上形成一第一图案化金属层，该第一图案化金属层与该第一图案化半导体层以及该第二图案化半导体层电性接触。本发明有效利用NMOS薄膜晶体管的阈值电压与PMOS薄膜晶体管的阈值电压之间的偏离来建立及/或改善正向电压降的稳定度。
文档编号H01L27/08GK1979816SQ20061016367
公开日2007年6月13日 申请日期2006年12月1日 优先权日2005年12月7日
发明者维维克·沙巴拉曼尼恩, 派崔克·史密斯 申请人:高菲欧股份有限公司