专利名称：层叠型半导体装置及芯片选择电路的制作方法
技术领域：
本发明涉及层叠多个半导体芯片而可选择地构成特定的特定的半导体芯片的半导体装置，尤其涉及对各个半导体芯片分配固有的芯片识别编号，可选择地构成特定的半导体芯片的层叠型半导体装置的技术领域。
背景技术：
近年来，要求针对DRAM等的半导体存储器的一层的大容量化。使用一个半导体芯片而构成大容量的半导体存储器是需要微细加工且不能确保成品率。因此提出了具有层叠了多个半导体芯片的结构的层叠型半导体存储器装置。例如，采用将相同的种类的多DRAM芯片层叠为多层的3维配置，从而能实现从外部与一个DRAM相同地可控制的小型且大容量地层叠型半导体存储器装置。
使用这样的层叠型半导体存储器装置之时，为了使特定的半导体芯片选择性地动作而需要识别多个半导体芯片的每一个的机构。因此提出了以下结构将设置在各层的半导体芯片上的电极按层叠顺序连结而形成供给到半导体芯片中的选择信号的连接路径，经由相互分离形成的连接路径供给按半导体芯片的每一个不同的选择信号，由此选择特定的半导体芯片(例如，参照特开2002-305283号公报)。但是在这样的结构中，需要分别形成与半导体芯片的层叠数相同的数的选择信号的连接路径，在层叠多个半导体芯片之时变为设置多个电极的多个层叠结构，制造成本上升。另一方面，即使增加层叠数之时也能抑制电极数的增加，因此提出了对多个半导体芯片分别分配芯片识别编号，可选择地构成具有与选择信号一致的芯片识别编号的半导体芯片的层叠型半导体存储器装置(例如，参照特开2003-110086号公报)。这样的层叠型半导体存储器装置，在多个半导体芯片彼此之间共有连接路径。例如，形成N条连接路径而能选择2N个的半导体芯片，由此能使电极结构简单化。
发明内容
本发明的目的在于，提供一种层叠型半导体装置，该层叠型半导体装置在从层叠后的多个半导体芯片中选择所希望的半导体芯片之时，可通过级联连接的多个运算电路自动地生成相互不同的多个芯片识别编号，使用相同结构的半导体芯片，且无需采用复杂的结构或特别的控制，分配为各半导体芯片。
本发明的层叠型半导体装置，层叠多个半导体芯片，将相互不同的多个芯片识别编号分别分配给多个半导体芯片，可选择地构成所希望的半导体芯片，所述层叠型半导体装置包括运算电路，按照所述多个半导体芯片的层叠顺序而被级联连接，进行规定的运算，输出所述相互不同的多个芯片识别编号；和比较电路，将对所述多个半导体芯片共通连接的芯片选择地址与所述多个芯片的识别编号的每一个进行比较，检测是否一致。
根据本发明的层叠型半导体装置的方式，采用应对多个半导体芯片赋予相互不同的芯片识别编号，将多个运算电路级联连接，将各端的运算输出一个接一个输入到后端的构成，例如，将各端的运算电路的输入值作为芯片识别编号而确定，通过比较电路检测与芯片选择地址的一致。由此，例如将层叠型半导体装置电源接通之时，根据连接关系在多个运算电路中自动地生成多个芯片识别编号，因此随着芯片识别编号的生成的复杂的控制已经不需要。另外，通过将运算的内容适当地设定，而能对多个半导体芯片可靠地赋予相互不同的多个芯片识别编号。进一步，多个半导体芯片为相同的结构即可，即使层叠数增加也能较少地抑制电极数，在布线效率高的成本面上能实现有利的层叠型半导体装置。
本发明中，所述芯片识别编号和所述芯片选择地址都由N位组合表示，对满足N＜M≤2N的关系的M个所述识别编号所分配的M个半导体芯片进行层叠。由此能最小限度地抑制层叠型半导体装置的连接路径的数，且能层叠多个半导体芯片。
本发明中，在所述M个半导体芯片上，形成有用于共通连接N位所述芯片选择地址的N条连接路径，并且形成有用于连接所述运算电路的N位输入值及运算输出的N条连接路径。
本发明中，可以形成有用于连接设在所述半导体芯片的一个面上的电极和所述运算电路的输入侧的N条连接路径；和用于连接所述运算电路的输出侧和设在所述半导体芯片的另一个面上的电极的N条连接路径。
本发明中，所述运算电路是进行对所述输入值加上1的运算的增量电路。由此，以简单的构成能对M个半导体装置赋予相互不同的芯片识别编号。
本发明中，作为级联连接的M个所述增量电路中针对最前端的所述增量电路的所述输入值设定为0，该M个增量电路的各输入值即0到M-1，作为所述芯片识别编号依次被分配给所述M个半导体芯片。
本发明中，所述级联连接的M个增量电路中最后端的所述增量电路的运算输出用于判别所述半导体芯片的芯片数M。由此，即使使用对象的层叠型半导体装置的芯片数不明确，也能可靠地识别准确的芯片数。
本发明中，所述半导体芯片是存储数据的半导体存储器芯片。
本发明中，所述比较电路，当所输入的所述芯片选择地址和所述芯片识别编号一致时，输出用于选择所对应的所述半导体芯片的存储器电路并允许访问的芯片选择信号。
本发明中，所述M个半导体存储器芯片分别一体包括所述存储器电路、所述运算电路、和所述比较电路。
本发明中，所述M个半导体存储器芯片分别具有相同的容量和相同的结构。此时，所述半导体存储器芯片也可以是DRAM芯片。
另一方面，本发明的芯片选择电路，用于将相互不同的多个芯片识别编号分配给多个半导体芯片，选择所希望的半导体芯片，所述芯片选择电路包括运算电路，按照所述多个半导体芯片的层叠顺序而被级联连接，进行规定的运算，输出所述相互不同的多个芯片识别编号；和比较电路，将对所述多个半导体芯片共通连接的芯片选择地址与所述多个芯片的识别编号的每一个进行比较，检测是否一致。
本发明中，所述芯片识别编号和所述芯片选择地址都由N位组合表示，与对满足N＜M≤2N的关系的M个所述识别编号进行分配后的M个半导体芯片相对应地设置M个运算电路及M个比较电路。
本发明中，所述运算电路是进行对所述输入值加上1的运算的增量电路。
根据上述的本发明，作为对层叠多个半导体芯片的层叠型半导体装置，基于相互不同的多个芯片识别编号能选择所希望的半导体芯片的构成，采用设置各半导体芯片中附带的运算电路和比较电路，基于级联连接的多个运算电路生成多个芯片识别编号，通过多个比较电路检测与共同的芯片选择地址的一致的结构。通过采用这样的构成，无需进行特别的控制，自动地生成应赋给相同的结构的各半导体芯片的芯片识别编码，且各芯片识别编码由于与运算电路连动地确定，因此能可靠地分配不同的数值。另外，无需用于分配各半导体芯片的芯片识别编号的复杂的电极结构，即使层叠数增加也能通过良好的布线效率以低成本构筑层叠型半导体装置。
The above and other objects and features of the invention will appearmore fully hereinafter from a consideration of the following description takeninconnection with the acconpanying wherein one example is illustrated bywayof example，in which；图1是表示本实施方式的层叠型半导体存储器装置的剖面结构的一例的图；图2是本实施方式的层叠型半导体存储器装置中，表示设在DRAM芯片的每一个上的芯片选择电路的构成的块图；图3是表示增量电路的构成的块图；图4是表示1位增量电路的电路构成的一例的图；图5是表示图4的1位增量电路的真理值表的图；图6是表示图3的增量电路的真理值表的图；图7是表示比较电路的构成的图；图8是通过含有与图2示出的那样连接的多个芯片选择电路的构成而使其一般化的块图；图9是示意表示含有图1的层叠型半导体存储器装置中相邻的两个DRAM芯片的范围的剖面结构的图。
具体实施例方式
以下参照
本发明的实施方式。本实施方式中，作为适用本发明的层叠型半导体装置的例子，说明将多个DRAM芯片层叠而构成的层叠型半导体存储器装置的实施方式。
图1是表示本实施方式的层叠型半导体存储器装置的剖面结构的一例的图。图1示出的半导体存储器装置具有在最下层内插式(interposer)基板2的上部层叠有5层的DRAM芯片1，在其上部层叠有接口芯片3的结构。此外，对第1层～第5层的各DRAM芯片1依次由DRAM芯片1(0)、1(1)、1(2)、1(3)、1(4)表记括号内的编号而区分。
5层的DRAM芯片1(0)～1(4)的任一个都有相同的容量及相同的结构，分别进行访问且进行数据的读出/写入动作。对DRAM芯片1分别分配固有的芯片识别编号，能选择性地访问具有所希望的芯片识别编号地DRAM芯片1。在5层的DRAM芯片1(0)～1(4)上，都加上存储器电路之外还设置了担当使用芯片识别编号的芯片选择动作的芯片选择电路。在后面叙述芯片的选择电路的具体的构成及动作。
在内插式基板2的下面形成有作为外部端子的多个焊锡球4，经由这些焊锡球4在层叠型半导体存储器装置和外部之间电连接。另外，接口芯片3控制对5层的DRAM芯片1(0)～1(4)的信号的输入输出。在DRAM芯片1的表面和背面及接口芯片3的背面形成有作为多个电极的凸块(bump)5。层叠型半导体存储器装置的各芯片经由相邻的芯片间的凸块5彼此之间的接合及各芯片的电极及布线图案形成电连接路径。尤其对5层的DRAM芯片1(0)～1(4)共通连接的信号，经由形成在各DRAM芯片1上的贯通电极和凸块5在纵方向上形成直线状的连接路径。
图1的层叠型半导体存储器示出了将DRAM芯片1层叠成5层的情况，但是即使在作成更多的层叠数或更少的层叠数的情况下，也能采用相同的层叠结构。即使层叠型半导体存储器装置的层叠数增加，也能使各DRAM芯片1的电路构成或布线图案共通化。
接着，图2是在本实施方式的层叠型半导体存储器装置中表示分别设置在DRAM芯片1的芯片选择电路11的构成的块图。图2中，示出了对图1的5层的DRAM芯片1(0)～1(4)分别附带的5个芯片选择电路11(0)～11(4)被级联连接的构成。此外，5个芯片选择电路11(0)～11(4)都具有相同的构成，因此下面以任意的芯片选择电路11为代表进行说明。
芯片选择电路11，具有自动生成应赋予给所对应的DRAM芯片1的芯片识别编号CN，且输出将该芯片识别编号CN和从外部输入的芯片选择地址CA进行比较而表示一致的芯片选择信号Sc的功能。图2中，示出了芯片识别编号CN及芯片选择地址CA都由3位的组合表示的情况。为了实现这样的功能，芯片选择电路11通过进行将芯片识别编号CN作为输入值加1的增量运算的3位增量电路12、和对芯片识别编号CN和芯片选择地址CA进行比较，并将其比较结果作为芯片选择信号Sc输出的比较电路13构成。
在此，被级联连接的最前端的芯片选择电路11(0)中，芯片识别编号CN的位A0、A1、A2都接地。由此芯片选择电路11(0)的针对增量电路12的输入值设定为0，这些作为第1层的DRAM芯片1(0)的芯片识别编号而被分配。在第2的芯片选择电路11(1)中，从前端的芯片选择电路11(0)对芯片识别编号0加上1的运算输出成为增量电路12的输入值，对第2的DRAM芯片1(1)分配芯片识别编号1。
以下同样对芯片选择电路11(2)、(3)、(4)的各增量电路12的运算输出依次加上1，并且被传送到后端，对第3的DRAM芯片1(2)分配芯片识别编号2，对第4的DRAM芯片1(3)分配芯片识别编号3，对第5的DRAM芯片1(4)分配芯片识别编号5。最后端的芯片选择电路11(4)的增量电路12中，运算输出为5，将其作为用于判别层叠型半导体存储器装置的整体的芯片的芯片数输出而使用。
接着使用图3及图4说明各芯片选择电路11(0)～11(4)中含有的增量电路12的结构及动作。图3是表示增量电路12的结构的块图。增量电路12为了进行3位增量运算而将3个1位增量电路14级联连接而构成。图4示出了1位增量电路14的电路构成的一例。如图4所示，1位增量电路14由3个变换器101、102、103和4个NAND电路104、105、106、107构成。
图4中，对1位增量电路14输入输入位A和前端的进位(carry)C，并将输出位S和向后端的进位输出CO输出。在NAND电路104中，在一端经由变换器101输入输入位A的反转位，在另一端输入进位C。在NAND电路105中，在一端输入输入位A，在另一端经由变换器102输入进位C的反转位。在NAND电路107分别输入两个NAND电路104、105的输出，将输出位S输出。在NAND电路106中，在一端输入输入位A，在另一端输入进位C。并且，NAND电路106的输出经由变换器103而反转，作为进位输出CO而输出。
图5示出了图4的1位增量电路14的真理值表。如图5所示，输入的进位C为0时，输入位A直接成为输出位S。另一方面，输入的进位C为1时，输入位A反转而成为输出位S。另外，仅在输入位A和进位C都为1时，进位输出CO变为1，输入位A和进位C的任一个都为0时，进位输出C变为0。
图3中，上述的1位增量电路14连接在3端，第1端的进位输出CO作为第2端的进位C被输入，第2端的进位输出CO作为第3端的进位C被输入。另外，构成3位芯片识别编号CN的位A0、A1、A2中，作为各自的1位增量电路14的输入位A对第1端输入A0，对第2端输入A1，对第3端输入A2。进一步，构成增量电路12的3位运算输出的位S0、S1、S2中，作为各自的1位增量电路14的输出位S，从第1端输出位S0，从第2端输出位S1，从第3端输出位S2。
第1端的1位增量电路14将间位C与电源Vdd连接而保持为高电平。此时，图5的真理值表可以看出，位A0的反转位成为运算输出的位S0。另一方面，第2端、第3端的各1位增量电路14根据前端的进位输出CO确定所输入的位A1、A2和运算输出的位S1、S2的关系。
图6示出了图3的增量电路12的真理值表。对于构成所输入的芯片识别编号CN的3位A0、A1、A2，3位的运算输出S0、S1、S2如图6所示那样变化。即，从上位的位对由A2、A1、A0表示的2进数加1，进行将其结果从上位的位由S2、S1、S0表示的2进数输出那样的增量运算。此外，在输入000～110的范围中得到输出001～111，但是对于输入111要注意成为输出000。
具备以上的构成的增量电路12如图2所示，通过级联连接5个，而作成图6的真理值表中连续的5行所对应的变化。此时，第1层的DRAM芯片1(0)的增量电路12中，作为输入值，3位A0、A1、A2接地，因此最前端的芯片识别编号CN复位为0。并且5个增量电路12根据DRAM芯片1的层叠顺序，相邻的2个增量电路12的前端的运算输出成为后端的输入值地依次传送，各个输入值成为芯片识别编号CN。
由此，作为5个增量电路12的输入值的芯片识别编号CN从0到4(2进表中为000到100)依次变化。即，从第1层的DRAM芯片1(0)对第5层的DRAM芯片1(4)，分别分配依层叠顺序连续的0到4的芯片识别编号CN。各DRAM芯片1(0)～1(4)中，自己分配的芯片识别编号CN是固有的，是相互不同的编号，因此后述那样以选择访问对象和应所希望的DRAM芯片1的目的来使用。
另外，如上所述，从第5层的DRAM芯片1(4)中附带的增量电路12输出的3位运算输出能作为层叠型半导体存储器装置中层叠的DRAM芯片1的芯片数输出而使用。例如，图2的构成中，最后端的增量电路12的运算输出成为对最大的芯片识别编号CN即4加上1的5(S2＝1，S1＝0，S0＝1)，通过参照它而识别DRAM芯片1全部被层叠5个。此外，如上所述，若层叠8个DRAM芯片1，则最终端的增量电路12的运算输出成为0，因此需要判别预先芯片数输出0时识别为8，或最终端的增量电路12的进位输出CO为1。
接着图7是图2的各芯片选择电路11(0)～11(4)中含有的比较电路13的构成的图。如图7所示，比较电路13由3个EX-OR电路201、202、203和AND电路204构成。在这样的构成中，对自己分配的芯片识别编号CN和从外部经由接口芯片3输入的共通的芯片选择地址CA进行比较。
图7中，对EX-OR电路201输入芯片识别编号CN的位A0和芯片选择地址的位B0。对EX-OR电路202输入芯片识别编号CN的位A1和芯片选择地址的位B1。对EX-OR电路203输入芯片识别编号CN的位A2和芯片选择地址CA的位B2。各个EX-OR电路201、202、203是检测所输入的两位的一致、不一致的电路，两位不一致时输出0，两位一致时输出1。
对AND电路204输入3个EX-OR电路201、202、203的各输出，将其运算电路作为芯片选择信号Sc输出。从而，若检测到3个EX-OR电路201、202、203的全部一致，则AND电路204的输出成为1，芯片选择信号Sc成为高电平。另一方面，若检测到3个EX-OR电路201、202、203的任一个不一致，则AND电路204的输出成为0，芯片选择信号Sc成为第电平。由此，基于芯片选择信号Sc，能选择赋予所希望的芯片识别编号CN的1个DRAM芯片1。
此外，图2中，从5个芯片选择电路11(0)～11(4)的各比较电路13输出的芯片选择信号Sc分别供给到DRAM芯片1(0)～1(4)的存储器电路(未图示)，芯片选择信号Sc为高电平时许可读出/写入动作的执行。外部控制器通过对读出命令或写入命令的各种控制命令附加芯片选择地址CA，而能选择性地进行访问对象的DRAM芯片1(0)～1(4)的动作。
另外，图2的构成例子中，第1层的DRAM芯片1(0)的接口电路12的输入值复位为0，最前端的芯片识别编号CN为0，但是该最前端的芯片识别编号CN也可以变更为1～3。例如，第1层的DRAM芯片1(0)的接口电路12的3位输入值中将位A0、A1与电源连接，位A2接地，则可使最前端的芯片识别编号CN作成3。此时，对5层的DRAM芯片1(0)～1(4)分配3～7的范围的芯片识别编号CN。但是要注意从最终端的芯片选择电路11(4)输出的芯片数输出不会反应层叠型半导体存储器装置的芯片数。
通过采用以上的构成，若将本实施方式的层叠型半导体存储器装置电源接通，则能自动地生成应赋给5层的DRAM芯片1(0)～1(4)的5个芯片识别编号CN。此时，无需要用于生成芯片识别编号CN的复杂的控制，且能继续使用一旦分割后的芯片识别编号CN。另外，为了得到赋予DRAM芯片1的芯片识别编号CN，无需利用制造工序等的偏差而利用增量电路12的功能，因此能可靠地得到相互不同的芯片识别编号CN。
在此，图2的构成例中，由3位芯片识别编号CN表示的是0～7的范围，因此可使用的DRAM芯片1的数最大成为8个。但是，使用更多的DRAM芯片1时，增加芯片识别编号CN和芯片选择地址CA的位数，同时需要将增量电路12和比较电路13作成多位所对应的构成。例如，若将芯片识别编号CN和芯片选择地址CA由N位的组合表示，则DRAM芯片1的层叠数M在不超过2N的范围内能自由地设定。
另外，图2的构成例子中，说明了使用进行对芯片识别编号CN的增量运算的增量电路12的情况，但是代替增量电路12也可以使用其他的运算电路。例如，也可以使用输入芯片识别编号CN进行减量运算的减量电路。此时，图2的构成例子中，将5个增量电路12全部由减量电路来置换，则例如对DRAM芯片1(0)～1(4)分配依次减少为4、3、2、1、0的识别编号CN。此外，最前端的芯片识别编号CN设定为4以上的规定值即可，通过适当地调整第1层的DRAM芯片1(0)的位A0、A1、A2的连接而能设定规定值。
本实施方式中，作为置换图2的增量电路12的运算电路，有从可由3位芯片识别编号CN表示的0～7中，将不同的5个数值以规定的顺序输出可能的运算功能即可。从而，并不局限于运算值根据顺序逐个变化的增量电路或减量电路，能使用运算值根据顺序随机变化的运算电路。
作为这样的运算电路的具体例子，可列举进行随机数生成算法的一种的线形合同法的运算的运算电路。例如，以使用8个DRAM芯片1作为前提，将相当于3位的芯片识别编号CN的输入作为A，将3位运算输出作为S之时，S＝(A×226954771+1)mod8 (1)能使用进行由(1)式表示的运算的运算电路。此外，(1)式的mod是求出剩余的运算符。实际上使用进行(1)式的运算的运算电路之时，运算输出S以1、6、7、4、5、2、3、0的顺序变化，将其作为芯片识别编号CN分配给DRAM芯片1。此外，进行(1)式的运算的运算电路比增量电路12作成复杂的电路构成，但是能由周知的逻辑电路的组合来构成。
图8是使包含如图2那样连接的多个芯片选择电路11的构成进一步一般化而表示的块图。图8中，示出了分别设置在m层的DRAM芯片1(0)～1(m-1)的m个芯片选择电路11(0)～11(m-1)被级联连接的构成。图8的各芯片选择电路11中，代替图2的增量电路12，含有进行上述的运算的运算电路30。另外，芯片识别编号CN和芯片选择地址CA都由n位表示。从而，被级联连接的m个运算电路30将位A0～An-1作为输入值进行运算，将位S0～Sn-1作为运算输出而输出。另外，m个比较器13除了上述的芯片识别编号CN之外将芯片选择地址CA的位B0～Bn-1输入而进行比较，检测n位全部的一致而输出芯片选择信号Sc。如上所述，DRAM芯片1的层叠数m最大为2n，需要满足m≤2n的关系。进一步，与以往的构成(例如参照特开2002-305283)相比为了实现层叠结构的简单化，希望至少满足n＜m的关系。
图8中，从各运算电路30输出n位的芯片识别编号CN，但是如图2所示，并不限于将运算电路30的输入值A0～An-1作为芯片识别编号CN来使用。例如，不仅是运算电路30的输入值A0～An-1，也可以将运算输出S0～Sn-1作为芯片识别编号CN使用，或者对运算电路30的输入值A0～An-1或运算输出S0～Sn-1施加规定的变换(例如加上1等)将其作为芯片识别编号CN来使用。
接着说明本实施方式的层叠型半导体存储器装置中的各DRAM芯片1之间的连接结构。图9是示意表示图1的层叠型半导体存储器装置中含有相邻的2个DRAM芯片1的范围的剖面结构的图。此外，图9中，示出了第1层的DRAM芯片1(0)及第2层的DRAM芯片1(1)的范围，但是基于图9的说明基本上共同于全部的成为相同的结构的各层的DRAM芯片1(0)～1(4)。
如图9所示，DRAM芯片1在半导体基板50上形成了增量电路12及比较电路13。在半导体基板50的上面及下面设置有凸块5(5a、5b、5c、5d)。用于将芯片识别编号CN和芯片选择地址CA连接的连接路径经由DRAM芯片1及凸块5形成。另外，在DRAM芯片1上形成有贯通半导体基板50的贯通电极51、半导体基板50上部的多层的铝布线层52、贯通各铝布线层52之间的绝缘膜的多个通孔53。此外，图9的连接结构中示出了芯片识别编号CN的位A0、芯片选择地址CA的位B0、运算输出的位S0的各连接路径，但是对于其他的位A1、A2、B1、B2、S1、S2也成为共通的结构。
对于位A0，经由下面的凸块5a、贯通电极51、通孔53、铝布线层52形成到达增量电路12的输入侧的连接路径。对于增量电路12的运算输出的位S0，为了发送到上层的DRAM芯片1，经由铝布线层52、通孔53、上面的凸块5c，形成到达上层的DRAM芯片1的下面的凸块5a的连接路径。另一方面，对于位B0，经由下面的凸块5b、贯通电极51、通孔53、铝布线层52形成到达上面的凸块5d的连接路径，且从铝布线层52的规定位置分支，经由通孔53与比较电路13连接。此外，对从比较电路13输出的芯片选择信号Sc的布线图案经由通孔53和铝布线层52与存储器电路(未图示)连接。
从图9的连接结构可以看出，对于芯片地址CA的各位B0、B1、B2，形成有将层叠型半导体存储器装置在纵方向上连接的直线的连接路径。与此相对，对于芯片识别编号CN所对应的各位A0、A1、A1及运算输出的各位S0、S1、S2，依次连接层叠型半导体存储器装置的各层的贯通电极51、通孔53、铝布线层52、增量电路12。此外，对芯片地址CA、芯片识别编号CN、运算输出的连接路径在全部的半导体芯片1中能由相同的结构形成。
如果关于芯片识别编号CN采用对各DRAM芯片1设置专用的连接路径的以往的结构，则与芯片地址CA相同地形成直线的连接路径，至少需要DRAM芯片1的层叠数的各位A0、A1、A2的连接路径，因此成为很复杂的布线结构。与此相对，本实施方式的连接结构中，采用了在相邻的DRAM芯片1的彼此之间转移芯片识别编号CN的结构，因此即使增加了DRAM芯片1的层叠数，也无需与此相应地增加连接路径，能简化布线结构。
此外，本实施方式中示出了在一个半导体芯片1上除了存储器电路之外将包括增量电路12及比较电路13的芯片选择电路11一体构成的情况，但是各半导体芯片1中附带的芯片选择电路11也可以作为与半导体芯片1不同的其他的芯片来构成。
以上，基于本实施方式具体说明了本发明，但是本发明并不限于上述的实施方式，在不脱离其要旨的范围内实施各种变更。例如在本实施方式中，说明了层叠了多个DRAM芯片1的层叠型半导体存储器装置，但是也可以对层叠了多个DRAM芯片以外的各种半导体存储器芯片的层叠型半导体存储器装置广泛地使用本发明。另外，并不限于半导体存储器芯片，对层叠了多样的半导体芯片的层叠型半导体装置整体广泛地使用了本发明。进一步，本实施方式的芯片选择电路11的构成并不限于层叠型半导体装置，也适用于具备平面状配置多个半导体芯片的构成的半导体装置。
The present invention is not limited to the above described embodiments，and various variations andmodifications may be possible without departingform the scope of the present invention。
This application is based on the Japanese patent application No.2005-352692 filed December6，2005，entire conten of whichisexpresslyincorporatedby reference herein。
权利要求
1.一种层叠型半导体装置，层叠多个半导体芯片，将相互不同的多个芯片识别编号分别分配给多个半导体芯片，可选择地构成所希望的半导体芯片，所述层叠型半导体装置包括运算电路，按照所述多个半导体芯片的层叠顺序而被级联连接，进行规定的运算，输出所述相互不同的多个芯片识别编号；和比较电路，将对所述多个半导体芯片共通连接的芯片选择地址与所述多个芯片的识别编号的每一个进行比较，检测是否一致。
2.根据权利要求1所述的层叠型半导体装置，其特征在于，所述芯片识别编号和所述芯片选择地址都由N位组合表示，对满足N＜M≤2N的关系的M个所述识别编号所分配的M个半导体芯片进行层叠。
3.根据权利要求2所述的层叠型半导体装置，其特征在于，在所述M个半导体芯片上，形成有用于共通连接N位所述芯片选择地址的N条连接路径，并且形成有用于连接所述运算电路的N位输入值及运算输出的N条连接路径。
4.根据权利要求3所述的层叠型半导体装置，其特征在于，形成有用于连接设在所述半导体芯片的一个面上的电极和所述运算电路的输入侧的N条连接路径；和用于连接所述运算电路的输出侧和设在所述半导体芯片的另一个面上的电极的N条连接路径。
5.根据权利要求1所述的层叠型半导体装置，其特征在于，所述运算电路是进行对所述输入值加上1的运算的增量电路。
6.根据权利5所述的层叠型半导体装置，其特征在于，作为级联连接的M个所述增量电路中针对最前端的所述增量电路的所述输入值设定为0，该M个增量电路的各输入值即0到M-1，作为所述芯片识别编号依次被分配给所述M个半导体芯片。
7.根据权利要求6所述的层叠型半导体装置，其特征在于，所述级联连接的M个增量电路中最后端的所述增量电路的运算输出用于判别所述半导体芯片的芯片数M。
8.根据权利要求1所述的层叠型半导体装置，其特征在于，所述半导体芯片是存储数据的半导体存储器芯片。
9.根据权利要求8所述的层叠型半导体装置，其特征在于，所述比较电路，当所输入的所述芯片选择地址和所述芯片识别编号一致时，输出用于选择所对应的所述半导体芯片的存储器电路并允许访问的芯片选择信号。
10.根据权利要求9所述的层叠型半导体装置，其特征在于，所述M个半导体存储器芯片分别一体包括所述存储器电路、所述运算电路、和所述比较电路。
11.根据权利要求8所述的层叠型半导体装置，其特征在于，所述M个半导体存储器芯片分别具有相同的容量和相同的结构。
12.根据权利要求11所述的层叠型半导体装置，其特征在于，所述半导体存储器芯片为DRAM芯片。
13.一种芯片选择电路，用于将相互不同的多个芯片识别编号分配给多个半导体芯片，选择所希望的半导体芯片，所述芯片选择电路包括运算电路，按照所述多个半导体芯片的层叠顺序而被级联连接，进行规定的运算，输出所述相互不同的多个芯片识别编号；和比较电路，将对所述多个半导体芯片共通连接的芯片选择地址与所述多个芯片的识别编号的每一个进行比较，检测是否一致。
14.根据权利要求13所述的芯片选择电路，其特征在于，所述芯片识别编号和所述芯片选择地址都由N位组合表示，与对满足N＜M≤2N的关系的M个所述识别编号进行分配后的M个半导体芯片相对应地设置M个运算电路及M个比较电路。
15.根据权利要求13或14所述的芯片选择电路，其特征在于，所述运算电路是进行对所述输入值加上1的运算的增量电路。
全文摘要
本发明的层叠型半导体装置，层叠多个半导体芯片，将相互不同的多个芯片识别编号分别分配给多个半导体芯片，可选择地构成所希望的半导体芯片，所述层叠型半导体装置包括运算电路，按照所述多个半导体芯片的层叠顺序而被级联连接，进行规定的运算，输出所述相互不同的多个芯片识别编号；和比较电路，将对所述多个半导体芯片共通连接的芯片选择地址与所述多个芯片的识别编号的每一个进行比较，检测是否一致。
文档编号H01L25/065GK1979848SQ20061016416
公开日2007年6月13日 申请日期2006年12月6日 优先权日2005年12月6日
发明者山田淳二, 池田博明, 柴田佳世子, 井上吉彦, 三轮仁, 井岛达也 申请人:尔必达存储器股份有限公司