专利名称：半导体装置及其制造方法
技术领域：
本发明涉及一种半导体装置及其制造方法，并且更具体地涉及一种具有利用高介电常数材料作为栅绝缘体的MIS(金属绝缘体半导体)型场效应晶体管(MISFET)的半导体装置以及用于制造这种半导体装置的方法。
背景技术：
在最近几年，在半导体集成电路装置中使用的MISFET利用较薄的栅绝缘体作为布线(栅电极)变得小型化。
传统的MISFET的栅绝缘体已经是通过硅基板的热氧化产生的氧化硅薄膜或通过使氧化硅薄膜氮化产生的氮氧化硅薄膜。
然而，在工艺方面，进一步地减小氧化硅薄膜和氮氧化硅薄膜的厚度已很困难。
在最近几年，利用具有比作为栅绝缘体的氧化硅的相对介电率(permittivity)高的相对介电率的高介电常数薄膜(高k膜)，MISFET已经得到了一些发展。这种高介电常数薄膜的使用允许较厚的物理薄膜厚度仍提供与氧化硅薄膜(氧化硅等效厚度)相同的相对介电率。
参照在日本专利公报No.2003-101014中的描述，将在下面描述利用高介电常数薄膜作为栅绝缘体的制造MISFET的方法。
首先，在单晶p-型硅基板11的表面中形成沟槽。通过CVD形成氧化硅薄膜，以使它被掩埋在沟槽中。然后，如图4中所示，去除氧化硅薄膜的多余部分，以形成元件隔离区域12。
随后，如图5中所示，形成作为高介电常数薄膜的氧化锆薄膜14(将在随后详细描述用于形成氧化锆薄膜(ZrO2film)的方法)。
其后，如图6所示，通过CVD形成用于在氧化锆薄膜14上形成栅电极的多晶硅薄膜15。
然后，如图7所示，在多晶硅薄膜15上形成光致抗蚀剂图案16。
接着，如图8所示，将光致抗蚀剂图案16用作掩模，通过反应离子蚀刻(reactive ion etching)对多晶硅薄膜15进行图案化，以形成第一栅电极15。
其后，例如以40keV的加速电压和2×1015cm-2的剂量注入砷(arsenic)离子，继之以活化(activating)热处理，以同步形成高杂质浓度的如下区域n+栅电极15，n+源区17和n+漏区18(图8)。
然后，通过CVD在表面上沉积300nm厚的氧化硅薄膜，以形成层间绝缘体19。随后，在层间绝缘体19上形成用于形成接触孔的光致抗蚀剂图案(未示出)。将光致抗蚀剂图案用作掩模，以通过反应离子蚀刻在层间绝缘体19中形成接触孔。最后，在表面上溅射铝(Al)薄膜，并图案化，以形成源电极20、漏电极21和第二栅电极22，然后完成n-型MISFET(图9)。
一般地，MISFET具有被称为LDD(轻掺杂的漏极)的结构。通过下面的步骤形成LDD结构首先如图10所示以低浓度引入杂质(形成第一扩散层)；然后如图11所示，在栅电极15的侧面上形成侧壁绝缘体23，并将侧壁绝缘体和栅电极作为掩模，以高浓度引入杂质(形成第二扩散层(未示出))。
在用于制造MISFET的传统方法中，当将高介电常数薄膜用作栅绝缘体时，执行各向异性干蚀刻，或清洗基板，同时曝露高介电常数薄膜。如果执行各向异性干蚀刻，或清洗基板，同时曝露包含比如重金属之类的金属的高介电常数薄膜，该金属会不期望地污染在这种工艺中使用的基板的表面和设备。
在用于制造具有LDD结构的MISFET的工艺中，在形成栅电极并且引入第一杂质之后(在图10中示出的工艺之后)，或在形成侧壁绝缘体之后，可以去除栅绝缘体的没有位于栅电极之下的那部分。在这种情况下，因为难以通过干蚀刻去除高介电常数薄膜，必需将湿蚀刻用于去除。
当在引入第一杂质之后(在如图10所示的工艺之后)通过湿蚀刻去除栅绝缘体的不必要部分时，栅电极之下的栅绝缘体也被蚀刻了，并侧蚀刻进入到栅极图案(在栅极长度方向上)。因此，会大大减小栅电极和基板之间的击穿电压。
另一方面，存在一种具有SAC(自对准接触)结构的半导体装置，如DRAM(动态随机存取存储器)装置，其中共用一对FET之间的扩散层。将参照图3描述当制造这种半导体装置时的问题。
如图3中所示，经由高介电常数薄膜制成的栅绝缘体103，在硅基板101上形成栅电极104，其中形成元件隔离区域102。将栅电极104用作掩模，通过引入杂质，在硅基板101中形成用于形成LDD结构的低浓度杂质区域105。
在具有上绝缘体115的栅电极104的侧面上形成由氮化硅薄膜制成的侧壁绝缘体116，并将栅电极104和侧壁绝缘体116用作掩模来形成高浓度杂质区108。在形成高浓度杂质区108之后，通过湿蚀刻去除在不在栅电极之下的区域中形成的不必要的栅绝缘体103。
在硅基板101上形成层间绝缘体120，并在层间绝缘体中形成孔121，以使孔121将由一对MISFET共用的扩散层(高浓度杂质区108)曝露。在该孔中埋入导电材料，以形成接触插头。当形成SAC结构时，该孔具有大于或等于扩散层的区域的直径(具有相邻的栅电极的侧壁绝缘体之间的距离)，以使在孔中曝露栅绝缘体103的端部。
如果在孔中曝露栅绝缘体103的端部，在比如形成孔的工艺、形成孔之后的清洗工艺、以及在孔中埋入导电材料的工艺之类的各种工艺中，通过源于栅绝缘体的高介电常数材料的金属会污染在这些个工艺中使用的设备和层间绝缘体的表面。
发明内容
本发明的目的是提供一种具有能确保栅电极和基板之间充分的击穿电压，并避免在制造期间由栅绝缘体引起的污染的结构的半导体装置，以及用于制造这种半导体装置的方法。
根据本发明，提供了下面的半导体装置及其制造方法。
(1)一种半导体装置，包括硅基板；
在硅基板上提供的栅绝缘体；在栅绝缘体上提供的栅电极；在栅电极的侧面上提供的第一侧壁绝缘体；在第一侧壁绝缘体上提供的第二侧壁绝缘体；以及源和漏扩散区，其中栅绝缘体在栅极长度方向的端部直接处于第一侧壁绝缘体在栅电极侧壁表面方向的下端部之下，以及第二侧壁绝缘体覆盖栅绝缘体的端部。
(2)根据权利要求1的半导体装置，其中栅绝缘体的端部处于第一侧壁绝缘体在厚度方向上的上表面的内部，并形成凹口(indentation)，使得通过栅绝缘体的端部、硅基板和第一侧壁绝缘体的下端部形成凹口的内壁，以及形成第二侧壁绝缘体，以用第二侧壁绝缘体将凹口充满。
(3)根据权利要求1或2的半导体装置，进一步包括层间绝缘体和接触源或漏扩散区的接触插头，其中通过在层间绝缘体中形成孔，使孔将第一侧壁绝缘体曝露，并在孔中埋入导电材料，来形成接触插头。
(4)根据权利要求1至3的任何一项的半导体装置，其中第一侧壁绝缘体由氮化硅制成，而第二侧壁绝缘体由氧化硅制成。
(5)根据权利要求1至4的任何一项的半导体装置，其中栅绝缘体是高介电常数薄膜。
(6)根据权利要求5的半导体装置，其中高介电常数薄膜是金属氧化物薄膜或金属氮氧化物薄膜。
(7)一种制造半导体装置的方法，包括以下步骤在硅基板上形成栅绝缘体；在栅绝缘体上形成栅电极；将栅电极用作掩模，通过将杂质引入硅基板来形成第一扩散区；在栅电极的侧面上形成第一侧壁绝缘体；执行各向同性蚀刻，使得栅绝缘体在栅极长度方向的端部直接处于第一侧壁绝缘体在栅电极侧表面方向的下端部之下；
在第一侧壁绝缘体上形成第二侧壁绝缘体，以使第二侧壁绝缘体覆盖栅绝缘体的端部；以及将栅电极、第一侧壁绝缘体和第二侧壁绝缘体用作掩模，通过引入杂质，来形成具有高于第一扩散区的浓度的浓度的第二扩散区。
(8)根据权利要求7的用于制造半导体装置的方法，其中在执行各向同性蚀刻的步骤中，控制蚀刻时间，以控制栅绝缘体的侧面蚀刻量，使得栅绝缘体的端部处于第一侧壁绝缘体在厚度方向的上表面的内部，并形成凹口，其中通过栅绝缘体的端部、硅基板和第一侧壁绝缘体的下端部形成凹口的内壁，以及在形成第二侧壁绝缘体的步骤中，形成第二侧壁绝缘体，以用第二侧壁绝缘体将凹口充满。
(9)根据权利要求7或8的用于制造半导体装置的方法，其中在形成栅电极的步骤中，形成在其上具有绝缘层的栅电极，以及该方法进一步包括下面的步骤在形成第二扩散区之后形成层间绝缘体；在层间绝缘体中形成孔，以使孔达到第二扩散区，并曝露第一侧壁绝缘体，以及在孔中埋入导电材料，以形成接触插头。
(10)根据权利要求7或8的用于制造半导体装置的方法，其中在形成栅电极的步骤中，形成在相同有源区中彼此相邻设置的多个栅电极，每一栅电极具有在其上的绝缘层，以及在形成第二扩散区的步骤中，在相邻的栅电极之间形成第二扩散区，以及该方法进一步包括下面的步骤在形成第二扩散区之后形成层间绝缘体；形成具有大于相邻的栅电极之间的距离的内径的孔，以使孔到达栅电极之间的第二扩散区；以及在孔中埋入导电材料，以形成接触插头。
(11)根据权利要求7至10的任一项的用于制造半导体装置的方法，其中第一侧壁绝缘体由氮化硅制成，并且第二侧壁绝缘体由氧化硅制成。
(12)根据权利要求7至11的任一项的用于制造半导体装置的方法，其中栅绝缘体是高介电常数薄膜。
(13)根据权利要求12的用于制造半导体装置的方法，其中高介电常数薄膜是金属氧化物薄膜或金属氮氧化物薄膜。
(14)根据权利要求7至13的任一项的用于制造半导体装置的方法，其中各向同性蚀刻是湿蚀刻。
根据本发明，提供了一种具有能确保栅电极和基板之间充分的击穿电压，并避免在制造期间由栅绝缘体引起的污染的结构的半导体装置，以及用于制造这种半导体装置的方法。
图1(A)至1(D)是描述了根据本发明的制造半导体装置的方法的示意性工艺横截面图；图2(A)至2(C)是解释了根据本发明的制造半导体装置的方法的示意性部分横截面图；图3是用于解释与制造传统的半导体装置的方法相关的问题的示意性横截面图；图4是用于解释制造传统的半导体装置的示意性横截面图；图5是用于解释制造传统的半导体装置的示意性横截面图；图6是用于解释制造传统的半导体装置的示意性横截面图；图7是用于解释制造传统的半导体装置的示意性横截面图；图8是用于解释制造传统的半导体装置的示意性横截面图；图9是用于解释制造传统的半导体装置的示意性横截面图；图10是用于解释制造传统的半导体装置的示意性横截面图；以及图11是用于解释制造传统的半导体装置的示意性横截面图。
具体实施例方式
将参照图1(A)至1(D)详细描述本发明的优选实施例，其中图1(A)至1(D)是示意性工艺横截面图。
首先，准备硅基板101。硅基板101具有用与隔离元件区域(有源区域)的元件隔离区域102。
在硅基板101上形成由8nm厚的高介电常数薄膜(具有2nm的氧化硅等价物厚度)制成的栅绝缘体103。
然后，通过CVD(化学汽相沉积)形成100nm厚的多晶硅薄膜。通过典型的光刻和干蚀刻技术对多晶硅薄膜进行图案化，以形成栅电极104。为了检测干蚀刻的终点，栅绝缘体103可被用作终点检测层。
将栅电极用作掩模，以通过离子注入引入杂质，从而形成具有低浓度的杂质的浅区域(低浓度杂质区域)105(图1(A))。
作为高介电常数薄膜(下文中被称作“高k薄膜”)的材料，可以使用具有比氧化硅(SiO2)(下文中被称作“高k材料”)高的相对介电率的材料。
高k材料的例子包括从下面的组中选择出的至少一种元素的氧化物和氮化物，该组包括锶(Sr)，铝(Al)，镁(Mg)，钪(Sc)，钆(Gd)，钇(Y)，钐(Sm)，铪(Hf)，锆(Zr)，钽(Ta)，镧(La)，钡(Ba)和铋(Bi)。具体例子是具有大约6的相对介电率的氧化锶(SrO)，具有大约8的相对介电率的氧化铝(Al2O3)，具有大约10的相对介电率的氧化镁(MgO)，具有大约14的相对介电率的氧化钪(Sc2O3)或氧化钆(Gd2O3)，具有大约16的相对介电率的氧化钇(Y2O3)或氧化钐(Sm2O3)，具有大约22的相对介电率的氧化铪(Hf2O3)或氧化锆(ZrO3)，具有大约25的相对介电率的氧化钽(Ta2O3)，具有大约35的相对介电率的氧化钡(BaO)，具有大约40的相对介电率的氧化铋(Bi2O3)，三元化合物，比如铝酸铪薄膜(HfAlO)和硅酸铪(HfSiO)，以及它们的氮化物对应物。由这些材料制成的高k薄膜可以是单层或堆叠两层或多层薄膜的复合薄膜。
在它们中间，可以优选使用氧化铪(HfO2)或氧化锆(ZrO2)或它们的包含金属的类似物，也就是包含硅(Si)或铝(Al)的金属氧化物(HfSiO，ZrSiO，HfAlO和ZrAlO)，或它们的金属和包含氮的类似物，也就是包含氮(N)的金属氮氧化物(比如HfSiON)。根据热阻和相对介电率，HfSiO和HfSiON是优选的，并且HfSiON是特别优选的。
在该实施例中，HfSiON薄膜形成为高k薄膜。如HfSiON薄膜，依据例如在日本专利公报No.2005-79223中描述的方法，可以使用和形成例如在日本专利公报No.2005-79223和日本专利公报No.2004-165553中描述的典型HfSiON薄膜。
然后沉积10nm厚的氮化硅薄膜，并且通过各向异性干刻蚀进行回蚀刻(etch back)，以在栅电极的侧面上形成10nm厚的第一侧壁绝缘体106(图1(B))。
其后，通过湿蚀刻去除曝露于基板表面上的栅绝缘体103的不必要部分。
通过利用氢氟酸水溶液(重量比HF∶H2O＝1∶500)，在室温下可以实施该湿蚀刻。
在该湿蚀刻工艺中，控制湿蚀刻时间，以使不去除直接处于栅电极104之下的栅绝缘体。
在该实施例的结构中，直接处于栅电极104之下的栅绝缘体保持完整，同时通过在上面的湿蚀刻工艺骤中以秒来控制蚀刻时间并在800秒时终止蚀刻工艺，可以完全去除栅绝缘体的曝露部分。因此，如图1(C)中所示，可以使栅绝缘体13沿着栅极长度方向的端部直接处于第一侧壁绝缘体106的下端部之下。第一侧壁绝缘体的下端部意味着在栅电极侧表面方向(在侧表面平面方向上)上的向下(基板侧)的端部。
然后，通过各向异性干蚀刻来沉积和回蚀刻50nm厚度的氧化硅薄膜，以在由氮化硅薄膜制成的、已经形成的第一侧壁绝缘体106的外部上形成由氧化硅制成的50nm厚的第二侧壁绝缘体107(图1(C))。在该工艺中，形成第二侧壁绝缘体，以使它没有其任何曝露部分地直接与栅绝缘体的曝露端接触，并覆盖栅绝缘体的曝露端。
其后，将栅电极和第一和第二侧壁绝缘体用作掩模，通过离子注入引入杂质，从而形成包括高浓度的杂质的深区域(高浓度杂质区域)108(图1(D))。
当在表面上形成层间绝缘体之后，形成曝露高浓度杂质区域等的孔。在这些孔中埋入导电材料，以形成接触插头。这些插头与上层中的布线以及与上层中的电容元件的一个电极连接。
为了形成SAC结构，优选通过下面的步骤形成在其上具有氮化硅薄膜的栅电极在多晶硅薄膜上形成氮化硅薄膜；将光致抗蚀剂用作掩模，通过干蚀刻来对氮化硅薄膜进行图案化；以及将图案化的氮化硅薄膜作为掩模，通过干蚀刻来对多晶硅薄膜进行图案化。甚至当形成与栅极图案叠置的接触孔并在接触孔中埋入导电材料以形成插头时，在栅电极上形成的氮化硅薄膜和在栅电极的侧面上形成的第一侧壁绝缘体也可以将栅电极与插头绝缘。
在由氮化硅薄膜制成第一侧壁绝缘体和由氧化硅薄膜制成第二侧壁绝缘体的该实施例中，当形成与栅极图案叠置的接触孔时，在接触孔中曝露第一侧壁绝缘体，以使通过在孔中埋入导电材料形成的插头与第一侧壁绝缘体接触。当接触孔在相同的有源区域中具有大于彼此相邻的栅电极之间的距离的内径时，也可能采用上面的结构。甚至当形成这种SAC结构时，本发明也可以避免在制造过程中由栅电极的高k材料引起的污染。
图2(A)至2(C)是栅电极的下部的示意性部分横截面图。图2(A)和2(B)示出了在形成第一侧壁绝缘体106之后和在形成第二侧壁绝缘体107之前栅电极的下部。图2(C)示出了在形成第一侧壁绝缘体106和第二侧壁绝缘体107之后栅电极的下部。
在通过湿蚀刻去除栅绝缘体的不必要部分的工艺中，如图2(A)中所示，当栅绝缘体103和硅基板101之间的粘合性较高，并当栅绝缘体103的上表面的端部与第一侧壁绝缘体106在厚度方向上的上表面平齐时终止蚀刻时，比上部较少地蚀刻栅了绝缘体的下部(硅基板侧)。因此，栅绝缘体常常保持在第一侧壁绝缘体在厚度方向上的上表面之外(也就是在第一侧壁绝缘体的“上表面位置(A)之外)。如果在这种条件下形成接触孔，特别是当形成SAC结构时，上面提到的剩余的栅绝缘体很可能曝露在接触孔中。因此，栅绝缘体的下表面的端部优选在第一侧壁绝缘体的上表面位置(A)之内。
栅绝缘体的端部意味着栅极长度方向上的端部，并且第一侧壁绝缘体的厚度方向意味着垂直于栅绝缘体的侧面的方向。第一侧壁绝缘体的上表面位置(A)指包括第一侧壁绝缘体在厚度方向上的上表面(图2(B)中的右端表面)的平面(上表面的延伸平面，其对应于图2(B)中的虚线)和硅基板的上表面之间的交叉。
图2(B)示意性示出了栅绝缘体103的端部在第一侧壁绝缘体在厚度方向上的上表面内部(也就是在第一侧壁绝缘体的上表面位置(A)内部)。关于第一侧壁绝缘体的上表面形成凹口109。凹口的内壁由栅绝缘体的端部、第一侧壁绝缘体在栅电极侧表面方向上的下端部以及硅基板的上表面形成。
当形成第二侧壁绝缘体107(图1(C))时，通过第二侧壁绝缘体107覆盖栅绝缘体103的端部。在该工艺中，如图2(C)中所示，第二侧壁绝缘体107将凹口109充满。
在湿蚀刻之后栅绝缘体的端部的位置(X)优选满足A＞X＞0，其中A(nm)是形成第一侧壁绝缘体106的氮化硅薄膜的厚度(在垂直于栅电极的侧表面的方向上的厚度)，基准位置(0)是栅电极的最近侧表面的位置(令正向侧是形成第一侧壁绝缘体的侧面)。这可以通过使栅绝缘体的端部处于第一侧壁绝缘体106的下端部之下来实现。于此的基准位置(0)是包括栅电极的侧表面的平面(该侧表面的延伸平面，其对应于图2(C)中的虚线)和硅基板的上表面之间的交叉。
栅绝缘体的端部的位置X优选小于A(A＞X)。当形成SAC结构并且位置X大于或等于A时(A≤X)，可以在接触孔中曝露栅绝缘体的端部。
在形成层间绝缘体之后通过各向异性干蚀刻形成接触孔的工艺中，直接处于在第一侧壁绝缘体106的下端部之下的栅绝缘体的端部的位置X满足公式1。
X<A-(TgVv+k)×Vh······(1)]]>其中Vv(nm/min)是在垂直于基板的方向上层间绝缘体的蚀刻速率，Vh(nm/min)是在平行于基板的方向上第二侧壁绝缘体的蚀刻速率，Tg(nm)是层间绝缘体的薄膜厚度，而k(nm)是过蚀刻时间。
优选地，栅绝缘体的端部直接处于在第一侧壁绝缘体106的下端部之下，并且栅绝缘体的端部的位置X在基准位置(0)之外(X＞0)。
为了杂质活化而热处理LDD结构的低浓度杂质区域105，从而使它扩散进入栅电极侧，确保充分的击穿电压，如果X＞0。
另一方面，如果A＞X，如在图2(B)中所示，栅绝缘体的端部凹陷进入第一侧壁绝缘体的上表面位置(A)内部，从而形成其底部是栅绝缘体的端部的凹口109。当形成第二侧壁绝缘体时，绝缘体充满了凹口109。考虑凹口的深度(从栅绝缘体的端部的位置(X)至第一侧壁绝缘体的上表面位置(A)的长度)在X＝0处变成最大，从而充分在凹口中埋入第二侧壁绝缘体，第一侧壁绝缘体106的厚度A和第二侧壁绝缘体107的厚度C之间的关系优选满足A≤0.3C，更优选地A≤0.25C。
也就是，第二侧壁绝缘体107的厚度C被设置为充分厚于第一侧壁绝缘体106的厚度A，或者形成第二侧壁绝缘体，以使厚度A优选是厚度C的30％，或更小，更优选地25％，或更小，允许将第二侧壁绝缘体充满在凹口109中，而不形成任何空洞(void)。
通过因此将第二绝缘体充满凹口，当通过各向异性干蚀刻来形成接触孔时，即使在接触孔中曝露第一侧壁绝缘体，栅绝缘体的端部将不被曝露，因为它被凹口中的第二侧壁绝缘体覆盖。结果，在各个工艺中，比如形成接触孔的工艺中，在形成接触孔之后的清洗工艺中，以及在接触孔中埋入导电材料的工艺中，可以避免由栅绝缘体的高k材料引起的污染。
在该实施例中，尽管氮化硅薄膜被用作第一侧壁绝缘体，可以使用不是氮化硅薄膜的薄膜，只要该薄膜在用于栅绝缘体的蚀刻剂中是几乎不可溶的，比在接触孔形成工艺中的层间绝缘体低地蚀刻，并具有高蚀刻选择性。
在该实施例中，尽管依据LDD结构的可制造性，氧化硅薄膜被用作第二侧壁绝缘体，考虑到在接触孔形成工艺中大大避免栅绝缘体的端部的曝露，氮化硅薄膜也可以被用作第二侧壁绝缘体。
权利要求
1.一种半导体装置，包括硅基板；在硅基板上提供的栅绝缘体；在栅绝缘体上提供的栅电极；在栅电极的侧面上提供的第一侧壁绝缘体；在第一侧壁绝缘体上提供的第二侧壁绝缘体；以及源和漏扩散区，其中栅绝缘体在栅极长度方向的端部直接处于第一侧壁绝缘体在栅电极侧表面方向的下端部之下，以及第二侧壁绝缘体覆盖栅绝缘体的端部。
2.根据权利要求1的半导体装置，其中栅绝缘体的端部处于第一侧壁绝缘体在厚度方向的上表面的内部，并形成凹口，使得通过栅绝缘体的端部、硅基板和第一侧壁绝缘体的下端部形成凹口的内壁，以及形成第二侧壁绝缘体，使得凹口被第二侧壁绝缘体充满。
3.根据权利要求1的半导体装置，进一步包括层间绝缘体和与源或漏扩散区接触的接触插头，其中通过在层间绝缘体中形成孔，使得孔将第一侧壁绝缘体曝露，并在孔中埋入导电材料来形成接触插头。
4.根据权利要求1的半导体装置，其中第一侧壁绝缘体由氮化硅制成，而第二侧壁绝缘体由氧化硅制成。
5.根据权利要求1的半导体装置，其中栅绝缘体是高介电常数薄膜。
6.根据权利要求5的半导体装置，其中高介电常数薄膜是金属氧化物薄膜或金属氮氧化物薄膜。
7.一种制造半导体装置的方法，包括以下步骤在硅基板上形成栅绝缘体；在栅绝缘体上形成栅电极；将栅电极用作掩模，通过将杂质引入硅基板来形成第一扩散区；在栅电极的侧面上形成第一侧壁绝缘体；执行各向同性蚀刻，使得栅绝缘体在栅极长度方向的端部直接处于第一侧壁绝缘体在栅电极侧表面方向的下端部之下；在第一侧壁绝缘体上形成第二侧壁绝缘体，以使第二侧壁绝缘体覆盖栅绝缘体的端部；以及将栅电极、第一侧壁绝缘体和第二侧壁绝缘体用作掩模，通过引入杂质，来形成具有高于第一扩散区的浓度的浓度的第二扩散区。
8.根据权利要求7的用于制造半导体装置的方法，其中在执行各向同性蚀刻的步骤中，控制蚀刻时间，以控制栅绝缘体的侧面蚀刻量，从而使得栅绝缘体的端部处于第一侧壁绝缘体在厚度方向的上表面的内部，并形成凹口，其中通过栅绝缘体的端部、硅基板和第一侧壁绝缘体的下端部形成凹口的内壁，以及在形成第二侧壁绝缘体的步骤中，形成第二侧壁绝缘体，使得凹口被第二侧壁绝缘体充满。
9.根据权利要求7的用于制造半导体装置的方法，其中在形成栅电极的步骤中，形成在其上具有绝缘层的栅电极，以及该方法进一步包括下面的步骤在形成第二扩散区之后形成层间绝缘体；在层间绝缘体中形成孔，使得孔达到第二扩散区，并将第一侧壁绝缘体曝露，以及在孔中埋入导电材料，以形成接触插头。
10.根据权利要求7的用于制造半导体装置的方法，其中在形成栅电极的步骤中，形成在相同有源区中彼此相邻设置的多个栅电极，每一栅电极具有在其上的绝缘层，以及在形成第二扩散区的步骤中，在相邻的栅电极之间形成第二扩散区，以及该方法进一步包括下面的步骤在形成第二扩散区之后形成层间绝缘体；形成具有大于相邻的栅电极之间的距离的内径的孔，以使孔达到栅电极之间的第二扩散区；以及在孔中埋入导电材料，以形成接触插头。
11.根据权利要求7的用于制造半导体装置的方法，其中第一侧壁绝缘体由氮化硅制成，而第二侧壁绝缘体由氧化硅制成。
12.根据权利要求7的用于制造半导体装置的方法，其中栅绝缘体是高介电常数薄膜。
13.根据权利要求12的用于制造半导体装置的方法，其中高介电常数薄膜是金属氧化物薄膜或金属氮氧化物薄膜。
14.根据权利要求7的用于制造半导体装置的方法，其中各向同性蚀刻是湿蚀刻。
全文摘要
一种半导体装置，包括硅基板，在硅基板上提供的栅绝缘体，在栅绝缘体上提供的栅电极，在栅电极的侧面上提供的第一侧壁绝缘体，在第一侧壁绝缘体上提供的第二侧壁绝缘体，以及源和漏扩散区，其中栅绝缘体在栅极长度方向的端部直接处于第一侧壁绝缘体在栅电极侧表面方向的下端部之下，以及第二侧壁绝缘体覆盖栅绝缘体的端部。
文档编号H01L21/02GK1979899SQ200610164220
公开日2007年6月13日 申请日期2006年12月5日 优先权日2005年12月8日
发明者横山成之 申请人:尔必达存储器股份有限公司