专利名称：半导体器件及其制造方法
技术领域：
本发明涉及半导体器件及其制造方法，具体地说，涉及一种包含沟槽栅极晶体管的半导体器件及其制造方法。
背景技术：
近年来，由于在DARM(动态随机存取存储器)中要求单元尺寸的减小，尺寸单元栅极长度的缩短是必然的。然而，如果栅极长度越短，则晶体管的短沟效应变得显著，并且不利的是，会使阈值以下的电流增大。此外，如果为了抑制阈值以下的电流的增大，而增大衬底浓度，则节点泄漏就会增大。因此，DRAM面临退化刷新特性的严重问题。
为了避免这些问题，已将注意力放在所谓沟槽栅极晶体管上，将这种晶体管构造成，使得将栅电极掩埋在半导体衬底中所形成的凹槽中(参见日本专利申请未审公开No.H9-232535、2001-210801、2005-142203、H7-66297和2004-14696)。沟槽栅极晶体管可以充分地确保有效沟道长度(栅极长度)，并能够实现最小机械尺度为90nm或更小的薄型DRAM。
然而，传统的沟道栅极晶体管存在如下问题。尽管可以抑制短沟效应，但必须进一步改进，以增大驱动电流、减小寄生电容等，从而改善电路延迟。
发明内容
于是，本发明的目的在于，提供一种包括具有改善特性之沟道栅极晶体管的半导体器件，以及制造半导体器件的方法。
可由一种半导体器件实现本发明的上述以及其他目的，所述半导体器件包括在半导体衬底上形成的STI(浅沟隔离)区；
由STI区包围的有源区；在横切有源区的预定方向上形成的栅极沟槽；在栅极沟槽的侧表面上形成的栅极绝缘膜；形成于栅极沟槽底部，并比栅极绝缘膜厚的绝缘膜；以及栅电极，至少一部分栅电极形成在栅极沟槽中，其中，存在于所述有源区中的半导体衬底包括相对于预定方向位于栅极沟槽两侧的第一部分；以及位于STI区侧表面和栅极沟槽侧表面之间的第二部分，所述半导体衬底的第一部分用作源极区和漏极区，所述半导体衬底的第二部分用作沟道区。
还可由制造半导体器件的方法实现本发明的上述和其他目的，所述方法包括第一步骤，在半导体衬底中形成STI区域和由STI区包围的有源区；第二步骤，沿横切有源区的预定方向形成栅极沟槽，以便在STI区域的侧表面和栅极沟槽的侧表面之间留下一部分半导体衬底；第三步骤，在栅极沟槽的底部形成厚的绝缘膜；第四步骤，在栅极沟槽的侧表面上形成薄的栅极绝缘膜，薄栅极绝缘膜比厚栅极绝缘膜薄；第五步骤，形成将至少一部分掩埋在栅极沟槽中的栅电极；以及第六步骤，在存在于有源区的半导体衬底的那部分中和位于关于预定方向的栅极沟槽的两侧的那部分中，分别形成源极区和漏极区，使部分半导体衬底作为沟道区。
根据本发明，位于STI区侧表面和栅极沟槽侧表面之间的半导体衬底的那部分用作沟道区。可以通过调节STI区与栅极沟槽之间的距离、STI沟槽侧表面的倾角等，以减小用作沟道区的半导体衬底的那部分的厚度。于是，即使半导体衬底的杂质浓度较低，也可以形成能够抑制短沟效应的完全耗尽的器件。此外，在栅极沟槽的底部形成比栅极绝缘膜厚的绝缘膜。从而可以减小栅电极(字线，若将本发明用在存储单元晶体管的话)的寄生电容，这导致改善了电路延迟。因此，根据本发明，可以减小半导体衬底的浓度，从而改善刷新特性，并可减小字线的寄生电容，从而改善电路延迟。
另外，如果增大所述STI区的长度和栅极沟槽的长度，则能使沟道宽度增大。于是，可以形成一种晶体管，其中，即使将加给栅电极的电压设定得较低，也可以施给足够的驱动电流，而无需增大元件的面积。
通过以下参照附图详细描述本发明，将使本发明的上述以及其他目的、特征和优点变得更加明白，其中图1A是借助STI区而彼此绝缘之多个有源区的平面图；图1B是图1A示出的一个有源区的放大平面图；图2是用于说明本发明第一实施例存储单元晶体管结构的透视图；图3A是沿图2中所示A-A′线的剖面图；图3B是沿图2中所示D-D′线的剖面图；图4A至图4D是表示第一实施例中对焊盘氧化物膜和氮化硅膜绘制图案步骤的剖面图；图5A至图5D是表示第一实施例中形成侧壁氧化物膜和STI沟槽步骤的剖面图；图6A至图6D是表示第一实施例中形成氧化硅膜步骤的剖面图；图7A至图7D是表示第一实施例中形成氮化硅膜步骤的剖面图；图8A至图8D是表示第一实施例中对氮化硅膜绘制图案步骤的剖面图；图9A至图9D是表示第一实施例中形成栅极沟槽步骤的剖面图；图10A至图10D是表示第一实施例中形成牺牲氧化物膜(sacrificial oxide film)和氮化硅膜步骤的剖面图；图11A至图11D是表示第一实施例中利用CMP去除氧化硅膜步骤的剖面图；图12A至图12D是表示第一实施例中去除氮化硅膜步骤的剖面图；图13A至图13D是表示第一实施例中去除焊盘氧化物膜步骤的剖面图；图14A至图14D是表示第一实施例中形成栅极绝缘膜、沟槽栅电极和栅电极步骤的剖面图；图15A至图15D是表示第一实施例中形成源极区和漏极区、侧壁绝缘膜，以及接触插头步骤的剖面图；图16A至图16D是表示第二实施例形成TEOS-NSG氧化物膜步骤的剖面图；图17A至图17D是表示第二实施例中回蚀TEOS-TSG氧化物膜和氧化硅膜步骤的剖面图；图18A至图18D是表示第二实施例中湿法刻蚀TEOS-NSG氧化物膜步骤的剖面图。
具体实施例方式
以下将照考附图详细说明本发明的优选实施例。
下面将描述本发明的两种实施例。该二实施例是将本发明应用于DRAM的存储单元晶体管的示例。
第一实施例图1A是本发明第一实施例存储单元区中的STI区(元件隔离区)10和借由STI区10而彼此绝缘之多个有源区11的平面图。一般地说，有如图1A中所示那样，多个有源区在存储单元区中相等地排列。
图1B是图1A所示有源区11和环绕该有源区11的STI区10之一的平面图。沿着一个方向形成字线12w，与有源区11横切。此外，在位于每一字线12w下面的有源区中形成栅极沟槽12。
图2是用于说明本发明第一实施例存储单元晶体管结构的透视图。图2与图1B中所示的有源区11相对应。
如图2所示，半导体衬底(硅衬底)13的一部分13c关于字线12w(见图1B)沿其延伸之x方向，存在于有源区11的侧表面(即STI区10的侧表面)与栅极沟槽12的侧表面12s之间。位于栅极沟槽12两侧的部分分别用作源极区14和漏极区15(也是“第一和第二扩散区”)。由于第一实施例与DRAM有关，所以可根据操作为写操作抑或是读操作而切换源极区和漏极区的位置。这里假设中央区是源极区14，两侧区是漏极区15，并假设存储单元晶体管为N-沟道晶体管。
如图3A和图3B中所示那样，在栅极沟槽12的侧表面上形成栅极绝缘膜16，其中图3A是沿图2之A-A′线所取的存储单元晶体管的剖面图，而图3B是沿图2之D-D′线所取的剖面图。为简单计，图2中未表示栅极绝缘膜16。此外，在栅极沟槽12的底部形成比栅极绝缘膜16厚的绝缘膜17。将栅电极18掩埋在栅极沟槽12中。
利用如此构成之存储单元晶体管，可将位于有源区11的侧表面11s和栅极沟槽12的侧表面12s之间，并几乎与STI区10的侧表面平行地提供薄而平的那部分(半导体衬底的一部分)可用作沟道区。也即有如图2中的箭头19所示者，当栅电极18和源极区14之间的电势差超过阈值电压时，电流流到沿Y方向与STI区10相邻的栅极沟槽12的侧表面。沟道区的一个表面与STI区10相接触，而它的另一表面与栅极绝缘膜16相接触。也就是说，只有作为半导体衬底13一部分的沟道区存在于STI区10和栅极绝缘膜16之间。
可将位于侧表面11s和12s之间的那部分13c，即沟道区做得非常薄。因此，可以将沟道区13c形成为比如SOI(绝缘衬底上的外延硅)结构的完全耗尽区。优选地是，使沟道区13c的厚度等于或大于5nm，并且等于或小于25nm，以给出所述完全耗尽区。
此外，在栅极沟槽12的底部上提供比栅极绝缘膜16厚的绝缘膜17，使得难以在栅极沟槽12的底部上形成沟道，即反相层。因此，将厚绝缘膜17设定为不会在栅极沟槽12的半导体衬底中形成沟道的厚度。因此，可以把存储单元晶体管的沟道区仅限于位于有源区11的侧表面11s(STI区10的侧表面)和栅极沟槽12的侧表面12s之间的那部分13c。因而，即使半导体衬底的杂质浓度较低，也可以抑制短沟效应。由此，可以抑制节点泄漏，并且改善刷新特性。
以下参照图4A-4D至图15A-15D详细说明制造第一实施例半导体器件的方法，取DRAM作为示例。图4A-4D至图15A-15D是以示意的方式示出制造第一实施例半导体器件过程图。图4A-4D分别与图1B中所示的A-A′剖面图、B-B′剖面图、和C-C′剖面图相对应。图4D是外围电路(图1B中未予示出的其他区域))的剖面图。对于图5A-5D到图15A-15D而言，相同的剖面图对应关系是正确的。
如图4A-4D所示，首先，在半导体衬底13上形成具有约9nm厚度的焊盘氧化物膜101以及具有约120nm厚度的氮化硅膜102。通过众所周知的光刻技术，将焊盘氧化物膜101和氮化硅膜102绘制图案，成为对应于图1A和图1B中所示有源区11的形状。
如图5A-5D所示，在氮化硅膜102的侧表面上形成具有约20-30nm厚度的侧壁氧化物膜103。然后，使用氮化硅膜102和侧壁氧化物膜103作为掩模，在半导体衬底13中形成具有约250nm深度的STI沟槽10t。
借助于HDP-CVD(高密度等离子体-化学气相沉积)，在包括沟槽10t内部的整个表面上形成具有约400nm的厚度的氧化硅膜。使用氮化硅膜102作为停止层，通过CMP(化学机械抛光)，对半导体衬底13上的氧化硅膜实行抛光并去除它。通过使用热磷酸的湿法刻蚀，去除CMP结束之后留下的氮化硅膜102，从而形成如图6A-6D中所示沟槽10t中的氧化硅膜104。以此，完成图1A和图1B中所示的STI区10(即氧化硅膜104)和由STI区10环绕并彼此绝缘的有源区11。
继而，有如图7A-7D所示者，在整个表面上形成具有约120nm的厚度的氮化硅膜105。
如图8A-8D所示，对氮化硅膜105绘制图案，以便在使用光致抗蚀剂(未示出)形成沟槽栅极12的区域上形成开口。也就是将氮化硅膜105用作掩模层，这种掩模层带与有源区上栅极沟槽12的宽度相应的开口。这里有如图8A中所示那样，在氧化硅膜104的上端留下肩状部分104s，作为STI区。
如图9A-9D所示，在利用已绘制图案的氮化硅膜105作为掩模的同时，通过干法刻蚀去除焊盘氧化物膜101。例如，可以使用CF4、CHF2，以及氩气的气体混合物作为刻蚀气体。在干法刻蚀期间，尽管去除了薄焊盘氧化物膜101，但仅刻蚀了厚氧化硅膜104的上表面，留下了未刻蚀的肩状部分104s(参见图8A)。接着实行相对于组成STI区10的氮化硅膜105和氧化硅膜104有较高选择性的干法刻蚀。也即使用氮化硅膜105作为掩模，刻蚀半导体衬底13，从而形成具有约160nm厚度的栅极沟槽12。例如，使用Cl2、HBr以及O2的气体混合物，作为用来形成栅极沟槽12的刻蚀气体。
用于形成栅极沟槽12的干法刻蚀，不但相对于氮化硅膜105而且相对于氧化硅膜104都有较高的选择性。因此，如图9A所示，把氧化硅膜104的肩状部分104s(参见图8A)用为掩模，使得在栅极沟槽12两侧均留下半导体衬底13的较薄部分13c，而不受到刻蚀。半导体衬底13的每个较薄部分13c的厚度约为15至35nm。
如图10A-10D所示，通过热氧化，在栅极沟槽12的内表面上形成厚度约为10nm的牺牲氧化物膜106。此后，通过HDP-CVD，在整个表面上形成厚度约为50nm的氧化硅膜107。在形成的过程中，由于HDP-CVD的特性，使得氧化硅膜107被形成为在栅极沟槽12的底部、氧化硅膜104的上表面，以及氮化硅膜105的上表面上较厚，而在栅极沟槽12的侧表面上较薄。
如图11A-11D所示，通过CMP，去除氮化硅膜105上的氧化硅膜107。
使用氢氟酸等湿法刻蚀较短的时间，以去除在氮化硅膜105的开口的侧表面上所形成的薄氧化硅膜107。此后，如图12A-12D所示那样，通过使用热磷酸的湿法刻蚀，去除氮化硅膜105。
如图13A-13D所示，通过湿法刻蚀，去除栅极沟槽12的侧表面和焊盘氧化物膜101。与此同时，同样使栅极沟槽12底部上的氧化硅膜107的上端被刻蚀为较薄。然而，设定比如湿法刻蚀的刻蚀时间等刻蚀条件，使得氧化硅膜107的厚度(包括牺牲氧化物膜106的厚度)比随后在栅极沟槽12的侧表面上所形成的栅极绝缘膜的厚度大。通过这样的设定，在栅极沟槽12的底部上形成厚度约为20nm-30nm的厚绝缘膜17(包括牺牲氧化物膜106)。由于栅极沟槽12底部上形成厚的绝缘膜17，使得氧化硅膜107留在氧化硅膜104的上表面上。然而，由于氧化硅膜107对于第一实施例的半导体器件并无不利的影响，所以，并非总是必须去除氧化硅膜107，而是可以原样留下氧化硅膜107。
此后，如图14A-14D所示，在包括栅极沟槽12的侧表面和外围电路区的半导体衬底的整个表面上形成厚度约为8nm的栅极绝缘膜16。在包括栅极沟槽12内部的整个表面上形成厚度约为100nm的掺杂多晶硅(DOPOS)膜109。在DPOS膜109上形成W/WN膜110作为金属层，所述W/WN膜110构造成在厚度约为5nm的氮化钨(WN)膜上形成厚度约70nm的钨(W)膜。此外，在W/WN膜110上形成厚度约为140nm的氮化硅膜111。将DOPOS膜109、W/WN膜110以及氮化硅膜111的多层绘制图案成栅电极的形状。因而，在存储单元区域形成存储单元晶体管的沟槽栅电极18，它包括将部分DOPOS膜109掩埋于栅极沟槽12中的第一部分，以及与第一部分接续并且出于半导体衬底13表面的第二部分。同样地，在外围电路区中形成外围电路晶体管的栅电极112。
接下来有如图15A-15D所示那样，在用抗蚀剂掩模(未示出)覆盖外围电路区并用存储单元晶体管的沟槽栅电极18作为掩模的同时，通过将离子注入到存储单元区中，在相对于栅极沟槽12延伸方向的栅极沟槽12两侧，都形成源极区14和漏极区15，每个区的深度约为80nm。接下来，在用抗蚀剂掩模(未示出)覆盖存储单元区并用外围电路晶体管栅电极112作为掩模的同时，将离子注入到外围电路区中，形成源极和漏极区113。
此外，在沟槽栅极18和112的侧表面上分别形成厚度约为25nm的侧壁绝缘膜114，然后再形成接触插头115。
尽管在图中没有示出，此后，通过普通方法形成存储单元电容、配线等，并由此而完成了DRAM。
有如迄今所述的，按照第一实施例，如图15A所示那样，可将位于氧化硅膜104(即STI区10)侧表面11s和栅极沟槽12的侧表面12s之间的那部分13c用作沟道区。通过调节氧化硅膜(STI区)104和栅极沟槽12之间的距离、STI沟槽10t的侧表面倾斜角(参见图5A-5D)等，可将用作沟道区的那部分13c的厚度做得相当小。由此，可使沟道区13c完全耗尽。另外，如图15C所示，在栅极沟槽12的底部形成比栅极绝缘膜15厚的绝缘膜17，从而可以减小沟槽栅电极18(即字线12w)的寄生电容。由此，可以减小半导体衬底13的浓度，从而改善刷新特性，并且可以减小字线12w(沟槽栅电极18)的寄生电容，从而加速电路的运行速度。
此外，如果增大STI区10(氧化硅膜104)的深度和栅极沟槽12的深度，可使沟道宽度(即图5A中沟道区13c的高度)增大。从而，即使将加给栅电极的电压设定得较低，也能够形成可充分地加给电流却不致增大元件面积的晶体管。
下面参考图15A-15D说明普通沟槽栅极晶体管。栅极沟槽12底部的绝缘膜17并不像第一实施例的那样厚，而是与栅极绝缘膜16一样厚，从而使绝缘膜17可用作栅极绝缘膜。把从源极区14通过栅极沟槽12的源极区14一侧的侧表面、栅极沟槽12的底部以及栅极沟槽12的漏极区15一侧的侧表面而至漏极区15的区域，用作图15C中的普通沟槽栅极晶体管的沟道区。
另外，通过在图9A-9D中所示的步骤之后而在图10A-10D中所示的步骤之前实行氧化等，在氧化物膜中正常地形成本实施例中用作沟道区的半导体衬底13的那部分13c，使氧化物膜变成STI区10(氧化硅膜104)的一部分，或者通过刻蚀等去除13c，使所述部分13c不作为沟道区。理由如下。如果将半导体衬底13的部分13c留在普通沟槽栅极晶体管中，将会发生泄漏电流增加这样的问题。
在本实施例中，故意留下半导体衬底13的部分13c，并使栅极沟槽12底部的绝缘膜17较厚，从而使沟槽栅极12底部以下的那部分半导体衬底13不用作沟道区。这样做，仅在图15A中在示的栅极沟槽12的两侧表面用作沟道区。因此，可以实现充分且完全地耗尽的晶体管，并显著地改善了沟槽栅极晶体管的特性。
第二实施例作为本发明的第二实施例，下面说明改变在沟槽栅极12底部形成厚绝缘膜17的步骤的示例。如果减小栅极沟槽12的尺寸，并如图10A-10D和图11A-11D中所示那样，在栅极沟槽12底部形成厚绝缘膜17的工艺(第一实施例的图10A-10D和图11A-11D中所示的步骤)中，通过CMP去除氮化硅膜105上的氧化物膜107(见图10A-10D和图11A-11D及其说明)，然后，经常在栅极沟槽12中留下CMP用的浆体，并经常花费较长的清洗时间以除去浆体。因此，在第二实施例中，不使用CMP去形成厚绝缘膜17。为这样做，实行图16A-16D到图18A-18D中所示各步，以代替第一实施例的图11A-11D到图13A-13D中所示各步。参考图16A-16D到图18A-18D说明第二事实施例的方法。
首先，类似于第一实施例的图4A-4D到图10A-10D中所示各步，实行直至通过HDP-CVD在整个表面上形成氧化硅的步骤。
接下来，如图16A-16D所示，通过CVD形成TEOS-NSG(无掺杂硅酸盐玻璃)氧化物膜200。TEOS-NGS氧化物膜是通过使用四乙氧基甲硅烷((Si(OC2H5)4)的CVD而形成的氧化硅膜。
通过干法刻蚀回蚀TEOS-NSG氧化物膜200和氧化硅膜107。因此如图17A-17D所示，去除氮化硅膜105上的TEOS-TSG氧化物膜200和氧化硅膜107。按照这种方式，第二实施例无需使用CMP就去除了氧化硅膜107。因此，在栅极沟槽12上留下部分TEOS-NSG氧化物膜200。
通过湿法刻蚀去除TEOS-TSG氧化物膜200和氧化硅膜107，并通过湿法刻蚀去除氮化物膜105，从而获得在图18A-18D中所示的结构。即在栅极沟槽12中，去除了TEOS-TSG氧化物膜200和氮化硅膜105，并留下了氧化硅膜107和牺牲氧化物膜106。
使用一般去除氧化硅膜所用的溶液(如氢氟酸)，实行去除TEOS-NSG氧化物膜200所用的湿法刻蚀。利用该溶液刻蚀TEOS-NSG氧化物膜200的刻蚀速率，是刻蚀通过HDP-CDP所形成的氧化硅膜07的刻蚀速率的10倍。因此，迅速地去除TEOS-NSG氧化物膜200，而且不在栅极沟槽12中留下TEOS-NSG氧化物膜200。去除TEOS-NSG氧化物膜200时，完成在氧化物膜上实行的湿法刻蚀。继而，有如已经描述过的那样，通过湿法刻蚀去除氮化硅膜105。在氮化硅膜150的开口的侧表面上，所形成的氧化硅膜107是非常薄的。因此，通过为去除TEOS-NSG氧化物膜200所用的湿法刻蚀，同样可去除氧化硅膜107。
然后，使残留的氧化硅膜经过湿法刻蚀，从而去除栅极沟槽12的侧表面上的上端以及焊盘氧化物膜101。因而，获得有如第一实施例的图13A-13D中所示的相同结构。即仅在栅极沟槽12底部留下氧化硅膜107(包括牺牲氧化物膜106)。将氧化物膜107的厚度设定到约20nm-30nm，以便比类似于第一实施例在栅极沟槽12的侧表面上随后形成的栅极绝缘膜的厚度大。
因为其后的步骤与第一实施例的那些步骤相同，这里将不再予以说明。
按照这种方式，根据第二实施例，可以在栅极沟槽12底部形成厚氧化硅膜107，而无需使用CMP。因此，可以分配若使用CMP则所需的较长清洗时间。
本发明决不限制于上述实施例，而且在权利要求所述本发明范围内的各种修改都是可能的，并且，这些修改自然地也包括在本发明的范围内。
上述各实施例中，譬如，为形成氧化硅膜107而采用HDP-CVD。然而，本发明并不限于此，而可以使用其他方法形成氧化硅膜107，只要能够在栅极沟槽12的侧表面上形成薄的氧化硅膜107即可。
上述各实施例中，将本发明应用于DRAM的存储单元晶体管。然而，本发明不限于存储器件，而可以类似地应用于逻辑器件。
权利要求
1.一种半导体器件，它包括在半导体衬底上形成的浅沟隔离(STI)区；由STI区包围的有源区；沿横切有源区的预定方向形成的栅极沟槽；在栅极沟槽的侧表面上形成的栅极绝缘膜；形成于栅极沟槽的底部上，并且比栅极绝缘膜厚的绝缘膜；以及栅电极，至少一部分栅电极形成在栅极沟槽中，其中，存在于有源区中的所述半导体衬底具有相对于预定方向位于栅极沟槽两侧上的第一部分；以及位于STI区的侧表面和栅极沟槽的侧表面之间的第二部分，所述半导体衬底的第一部分用作源极区和漏极区，所述半导体衬底的第二部分用作沟道区。
2.如权利要求1所述的半导体器件，其中，所述沟道区的两个表面之一与STI区接触，并且，所述沟道区的两个表面中的另个表面与栅极绝缘膜接触。
3.如权利要求1或2所述的半导体器件，其中，设定形成于栅极沟槽底部上的绝缘膜，使其厚度在这样程度内使得在位于栅极沟槽底部的半导体衬底中不形成沟道。
4.如权利要求1或2所述的半导体器件，其中，所述栅电极至少包括掺杂硅层和金属层。
5.一种半导体器件，它包括第一扩散区和由元件隔离区包围的第二扩散区；设置在第一扩散区和第二扩散区之间的元件隔离区的侧表面上的至少一个沟道区；覆盖沟道区的栅电极；以及设置在沟道区和栅电极之间的栅极绝缘膜。
6.如权利要求5所述的半导体器件，其中，在设置在第一扩散区和第二扩散区之间的栅极沟槽中至少形成部分栅电极。
7.如权利要求5所述的半导体器件，其中，所述元件隔离区具有STI结构。
8.如权利要求6或7所述的半导体器件，其中，还包括设置在栅电极和栅极沟槽的底部之间的绝缘膜，其中，所述绝缘膜比栅极绝缘膜厚。
9.如权利要求5至7任一项所述的半导体器件，其中，所述沟道区包括相对于栅电极设置在一侧上的第一沟道区；以及相对于栅电极设置在另一侧上的第二沟道区。
10.如权利要求5至7中任一项所述的半导体器件，其中，所述沟道区的厚度大于等于5nm并小于等于25nm。
11.一种半导体器件，它包括在半导体衬底上形成的STI区；以及沟道区，与STI区侧表面相邻，并由通过形成为几乎设置成与STI区侧表面平行的平面的半导体衬底的一部分形成。
12.一种半导体器件，它包括在硅衬底上形成的STI区；以及在硅衬底中形成的栅极沟槽，使栅极沟槽和STI区之间的部分硅衬底较薄，其中所述部分硅衬底用作沟道区，从而形成具有绝缘衬底上的硅(SOI)结构的晶体管。
13.一种制造半导体器件的方法，它包括第一步，在半导体衬底中形成STI区域和由STI区包围的有源区；第二步，沿横切有源区的预定方向形成栅极沟槽，以便在STI区域的侧表面和栅极沟槽的侧表面之间留下部分半导体衬底；第三步，在栅极沟槽的底部形成厚的绝缘膜；第四步，在栅极沟槽的侧表面上形成薄的栅极绝缘膜，所述薄栅极绝缘膜比所述厚栅极绝缘膜薄；第五步，形成栅电极，将其至少一部分掩埋在栅极沟槽中；以及第六步，在存在于有源区的半导体衬底的所述部分中和相对于预定方向位于栅极沟槽两侧的部分中，分别形成源极区和漏极区，使部分半导体衬底作为沟道区。
14.如权利要求13所述的制造半导体器件的方法，其中，所述第二步包括在具有与栅极沟槽宽度相对应的开口的有源区上形成掩模层的步骤；以及在对于掩模层和构成STI区的绝缘膜高选择条件下进行刻蚀的步骤。
15.如权利要求14所述的制造半导体器件的方法，其中，在所述第二步中，构成STI区的绝缘膜具有在绝缘膜上端的肩状部分，刻蚀期间，所述肩状部分作为刻蚀掩模，以便留下部分半导体衬底。
16.如权利要求13至15任一项所述的制造半导体器件的方法，其中，所述第三步包括通过高密度等离子体化学气相沉积(HDP-CVD)，至少在栅极沟槽的侧表面和底部上沉积绝缘膜的步骤；以及通过湿法刻蚀，去除在栅极沟槽侧表面上形成的绝缘膜的步骤。
17.如权利要求14或15所述的制造半导体器件的方法，其中，所述第三步包括通过HDP-CVD在栅极沟槽侧表面和底部上，以及在掩模层上沉积氧化硅膜的步骤；在氧化硅膜上沉积TEOS(Si(OC2H5)4-NSG(无掺杂硅酸盐玻璃)氧化物膜的步骤；通过回蚀去除掩模层上的氧化硅膜以及TEOS-NSG氧化物膜的步骤；在回蚀之后，通过湿法蚀刻选择性地除去留在栅极沟槽中的TEOS-NSG氧化物膜的步骤；去除掩模层的步骤；以及通过湿法刻蚀去除在栅极沟槽侧表面上形成的绝缘膜的步骤。
18.如权利要求13至15任一项所述的制造半导体器件的方法，其中，所述栅极沟槽底部上的厚绝缘膜以下的部分不用作沟道区。
19.如权利要求13至15任一项所述的制造半导体器件的方法，其中，所述栅电极至少包括掺杂硅层和金属层。
20.如权利要求13至15任一项所述的制造半导体器件的方法，其中，在半导体衬底的存储单元区中形成栅极沟槽，在所述第四步中，在半导体衬底的外围电路区上也形成栅极绝缘膜；以及所述第五步包括在包含栅极沟槽内部的整个表面上形成栅电极材料的步骤；通过对栅电极材料绘制图案，形成包含掩埋在栅极沟槽中的第一部分，以及与第一部分接续并凸出于半导体衬底表面的第二部分的栅电极的步骤；以及在外围电路区的栅极绝缘膜上形成用于外围电路晶体管的栅电极的步骤。
全文摘要
一种半导体器件，在半导体衬底上包括由STI区包围的有源区；沿一个横切有源区的方向上形成的栅极沟槽；在栅极沟槽侧表面上形成的栅极绝缘膜；形成于栅极沟槽底部，并比栅极绝缘膜厚的绝缘膜；以及栅电极，具有在栅极沟槽中形成的至少部分栅电极。存在于有源区中，并沿栅极沟槽延伸方向位于栅极沟槽两侧的部分半导体衬底分别作为源极区和漏极区。位于有源区侧表面(STI区侧面)和栅极沟槽侧表面之间的那部分半导体衬底作为沟道区。
文档编号H01L29/78GK1979871SQ200610164229
公开日2007年6月13日 申请日期2006年12月5日 优先权日2005年12月8日
发明者鲸井裕 申请人:尔必达存储器股份有限公司