专利名称：多层绕线型电感元件的制作方法
技术领域：
本实用新型有关于一种半导体装置，特别是有关于一种晶片上电感，其具有多层内连线(multi-levelinterconnect)结构。
背景技术：
许多数字及模拟部件及电路已成功地运用于半导体集成电路。上述部件包含了被动元件，例如电阻、电容或电感等。典型的半导体集成电路包含一硅基底。一层以上的介电层设置于基底上，且一层以上的金属层设置于介电层中。这些金属层可通过现行的半导体制程技术而形成晶片内建部件，例如晶片内建电感元件(on-chip inductor)。
传统上，晶片内建电感形成于基底上且运用于射频频带(radio frequency band)集成电路设计。请参照图1A及图1B，其中图1A绘示出一已知具有平面螺旋结构的晶片内建电感元件平面示意图，而图1B则绘示出沿图1A中1B-1B’线的剖面示意图。晶片内建电感元件形成于一基底100上方的绝缘层104中，其包括一螺旋金属层103及一内连线结构。螺旋金属层103嵌入于绝缘层104中。内连线结构包括嵌入于一绝缘层102中的导电插塞105及109及一金属层107与嵌入于绝缘层104中的金属层111。绝缘层102设置于绝缘层104与基底100之间，而螺旋金属层103通过导电插塞105及109及金属层107及111而形成一电流路径，以与晶片外部或内部电路电性连接。
平面型螺旋电感元件的优点在于可通过减少位于晶片外建的电路元件数量及其所需的复杂内连线而增加电路的集成度。再者，平面式螺旋电感可避免晶片内建电路与晶片外建(off-chip)电路之间接合垫(bond pad)或接线(bond wire)所产生的寄生效应。然而，平面型螺旋电感元件受限于螺旋金属层103绕线配置空间与相邻螺旋金属层103区域的间距S，而难以缩小平面式螺旋电感元件尺寸d1。亦即，平面式螺旋电感元件占据较大的晶片使用面积而难以进一步提升集成电路的集成度以及降低制造成本。
为了进一步缩小晶片内建电感尺寸，有人提出具有多层绕线(multilayer winding)结构的晶片内建电感，如图2A及图2B所示。图2A绘示出一已知具有多层绕线结构的晶片内建电感元件平面示意图，而图2B则绘示出沿图2A中2B-2B’线的剖面示意图。多层绕线电感元件包括一上绕线层203与一重叠的下绕线层209。下绕线层209嵌入于一位于一基底200上的绝缘层202中。上绕线层203嵌入于一位于绝缘层202上的绝缘层204中。上绕线层203具有一间隙g1而定义出一第一端211与一第二端213，并通过嵌入于绝缘层202中且邻近上绕线层203的第二端213的导电插塞205而与下绕线层209电性连接。下绕线层209通过嵌入于绝缘层202中的导电插塞207及嵌入于绝缘层204中的金属层211而形成一电流路径，以与晶片外部或内部电路电性连接。
由于多层绕线电感元件具有重叠绕线(overlap winding)结构，其尺寸d2相对小于平面式螺旋电感元件而可缩小占据晶片使用面积。然而，通常下绕线层209厚度小于顶层金属层所构成的上绕线层203，因而增加重叠绕线电感的串接阻抗(seriesresistance)，导致品质因数(quality factor/Q value)下降而低于平面型螺旋电感元件。
由于集成电路装置的效能取决于晶片内建电感元件的尺寸及电感元件品质因数，因此有必要发展一种新的晶片内建电感元件，可在缩小尺寸的同时，维持其品质因数。
实用新型内容有鉴于此，本实用新型提供一种多层绕线型电感元件，其通过重叠及并接的多层内连线结构形成电感元件，取代传统平面螺旋电感元件，以缩小电感尺寸，同时维持电感品质因数。
根据上述的目的，本实用新型提供一种多层绕线型电感元件，其包括一绝缘层、一多层内连线结构、及单层内连线结构。绝缘层设置于一基底上。多层内连线结构嵌入于绝缘层内，其包括多个重叠且分开的圈形导电层及多个第一导电插塞。每一圈形导电层具有一间隙而定义出一第一端及一第二端。第一导电插塞设置于圈形导电层之间，以电性连接每一圈形导电层，其中相邻的圈形导电层之间设置至少二个第一导电插塞。单层内连线结构嵌入于绝缘层内且位于多层内连线结构上方，包括一顶层圈形导电层及一第二导电插塞。顶层圈形导电层具有一间隙而定义出一第一端及一第二端。第二导电插塞设置于顶层圈形导电层的第二端与相邻的第一圈形导电层的第一端之间，以电性连接多层内连线结构与单层内连线结构。
本实用新型是这样实现的本实用新型提供一种多层绕线型电感元件，所述多层绕线型电感元件包括一绝缘层，设置于一基底上；一第一多层内连线结构，嵌入于该绝缘层内，其包括多个重叠且分开的第一圈形导电层，每一第一圈形导电层具有一间隙而定义出一第一端及一第二端；以及多个第一导电插塞设置于该等第一圈形导电层之间，以电性连接每一第一圈形导电层，其中相邻的第一圈形导电层之间设置至少二个第一导电插塞；以及一单层内连线结构，嵌入于该绝缘层内且位于该第一多层内连线结构上方，包括一顶层圈形导电层，具有一间隙而定义出一第一端及一第二端；以及一第二导电插塞，设置于该顶层圈形导电层的该第二端与相邻的该第一圈形导电层的该第一端之间，以电性连接该第一多层内连线结构与该单层内连线结构。
本实用新型所述的多层绕线型电感元件，更包括一第二多层内连线结构，嵌入于该绝缘层内且位于该第一多层内连线结构下方，其包括多个重叠且分开的第二圈形导电层，每一第二圈形导电层具有一间隙而定义出一第一端及一第二端；多个第三导电插塞设置于该等第二圈形导电层之间，以电性连接每一第二圈形导电层，其中相邻的第二圈形导电层之间设置至少二个第三导电插塞；以及一第四导电插塞，设置于该第一圈形导电层的该第二端与相邻的该第二圈形导电层的该第一端之间，以电性连接该第一多层内连线结构及该第二多层内连线结构。
本实用新型所述的多层绕线型电感元件，该顶层圈形导电层与该第一圈形导电层具有相同的外形。
本实用新型所述的多层绕线型电感元件，该顶层圈形导电层的外形为圆形、矩形、六边形、八边形或多边形。
本实用新型所述的多层绕线型电感元件，该顶层圈形导电层的厚度大于该第一圈形导电层。
本实用新型所述的多层绕线型电感元件，该等第一圈形导电层的间隙彼此大体对准且未对准于该顶层圈形导电层的间隙。
本实用新型所述的多层绕线型电感元件，上方的该第一导电插塞大体对准于下方的该第一导电插塞。
本实用新型所述的多层绕线型电感元件，该第一圈形导电层与该第二圈形导电层具有相同的外形。
本实用新型所述的多层绕线型电感元件，该第一圈形导电层的厚度等于第二圈形导电层的厚度。
本实用新型所述的多层绕线型电感元件，该绝缘层包括多个介电材料层。
本实用新型所述多层绕线型电感元件，可降低串接阻抗而维持电感元件的品质因数(Q值)，且其尺寸较平面式螺旋电感元件为小，因此可增加集成电路的集成度而提升其效能。另外，其更具有较高的电感值。
图1A是绘示出已知具有平面螺旋结构的晶片内建电感元件平面示意图；图1B是绘示出沿图1A中1B-1B’线的剖面示意图；图2A是绘示出一已知具有多层绕线结构的晶片内建电感元件平面示意图；图2B是绘示出沿图2A中2B-2B’线的剖面示意图；图3A是绘示出根据本实用新型实施例的多层绕线型电感元件平面示意图；图3B是绘示出沿图3A中3B-3B’线的剖面示意图；图3C是绘示出沿图3A中3C-3C’线的剖面示意图；图4A是绘示出根据本实用新型另一实施例的多层绕线型电感元件平面示意图；图4B是绘示出沿图4A中4B-4B’线的剖面示意图；图4C是绘示出沿图4A中4C-4C’线的剖面示意图。
具体实施方式
以下配合图3A、图3B及图3C说明本实用新型实施例的多层绕线型电感元件，其中图3A是绘示出多层绕线型电感元件平面示意图；图3B是绘示出沿图3A中3B-3B’线的剖面示意图；图3C是绘示出沿图3A中3C-3C’线的剖面示意图。多层绕线型电感元件包括嵌入于一绝缘层中的多层内连线结构及单层内连线结构，其中绝缘层设置于一基底300上。基底300包括一硅基底或其他已知的半导体基底。基底300中可包含各种不同的元件，例如晶体管、电阻、及其他常用的半导体元件。再者，基底300亦可包含其他导电层(例如，铜、铝或其合金)以及绝缘层(例如，氧化硅层、氮化硅层或低介电材料层)。此处为了简化图式，仅以一平整基底来表示。另外，绝缘层可为一单层低介电材料层或是多层介电结构。在本实施例中，绝缘层包括至少两层介电材料层。举例而言，绝缘层可包括依序设置于基底300上的介电材料层308、310、312及314。介电材料层308、310、312及314可包括氧化硅层、氮化硅层或低介电材料层。
多层内连线结构，嵌入于介电材料层308、310及312内，其包括多个圈形(looped)导电层311以及导电插塞315。举例而言，圈形导电层311可对应设置于介电材料层308、310及312内。圈形导电层311彼此重叠且分开。再者，如图3C所示，圈形导电层311具有一间隙g3而定义出一第一端331及一第二端333。圈形导电层311外形可为圆形、矩形、六边形、八边形或多边形，且每一圈形导电层311的间隙g3彼此大体对准。此处，是以八边形作为范例说明。
导电插塞315设置于圈形导电层311之间，以电性连接每一圈形导电层311，其中相邻的圈形导电层311之间设置至少二个导电插塞315。再者，上方的导电插塞315大体对准于下方的导电插塞315。在本实施例中，圈形导电层311与导电插塞315的材质可包括铜、铝或其合金。
单层内连线结构，嵌入于介电层314内，且位于多层内连线结构上方。单层内连线结构包括一顶层圈形导电层313及一导电插塞319。顶层圈形导电层313与圈形导电层311重叠且具有一间隙g而定义出一第一端331及一第二端333。顶层圈形导电层313与圈形导电层311具有相同的外形，例如八边形，且顶层圈形导电层313的间隙g未对准于圈形导电层311的间隙g3。顶层圈形导电层313的其厚度大于圈形导电层311。举例而言，顶层圈形导电层313的厚度约为2μm，而圈形导电层311的厚度约为0.53μm。
导电插塞319，设置于顶层圈形导电层313的第二端333与相邻的圈形导电层311的第一端331之间，以电性连接多层内连线结构与单层内连线结构。举例而言，导电插塞319可设置于顶层圈形导电层313与相邻的圈形导电层311之间并对准于下方其中一导电插塞315，如图3C所示。在本实施例中，圈形导电层313与导电插塞319的材质可包括铜、铝或其合金。
在本实施例中，多层内连线结构是作为电感元件的一下绕线层，而单层内连线结构是作为上绕线层。请参照图3B，多层内连线结构(下绕线层)通过嵌入于介电层312中的导电插塞317及嵌入于介电层314中的导电层341而形成一电流路径，以与晶片外部或内部电路电性连接。同样地，导电插塞317及导电层341的材质可包括铜、铝或其合金。另外，需注意的是，上述多层内连线结构是以三层圈形导电层311嵌入于介电层308、310及312作为范例说明，然而多层内连线结构可包括二层或三层以上的圈形导电层311。
根据本实用新型的电感元件，由于下绕线层具有并接的多层绕线结构，因此可降低串接阻抗而维持电感元件的品质因数(Q值)。再者，电感元件的上绕线层与下绕线层重叠，因此其尺寸较平面式螺旋电感元件为小，因此可增加集成电路的集成度而提升其效能。
以下配合图4A、图4B及图4C说明本实用新型另一实施例的多层绕线型电感元件，其中图4A是绘示出多层绕线型电感元件平面示意图；图4B是绘示出沿图4A中4B-4B’线的剖面示意图；图4C是绘示出沿图4A中4C-4C’线的剖面示意图。再者，相同于图3A、图3B及图3C的部件是使用相同的标号并省略相关的说明。多层绕线型电感元件包括嵌入于一绝缘层中的二个多层内连线结构及一单层内连线结构，其中绝缘层设置于一基底300上。在本实施例中，绝缘层可包括依序设置于基底300上的介电材料层302、304、306、308、310、312及314。不同于图3A、图3B及图3C的实施例，另一多层内连线结构嵌入于介电材料层302、304及306内且位于由圈形导电层311所构成的多层内连线结构下方，其包括多个圈形导电层321以及导电插塞323及325。
举例而言，圈形导电层321可对应设置于介电材料层302、304及306内。圈形导电层321彼此重叠且分开。再者，如图4C所示，圈形导电层321具有一间隙g4而定义出一第一端331及一第二端333。圈形导电层321外形可相同于圈形导电层311。再者，圈形导电层321的厚度可相同于圈形导电层311且小于顶层圈形导电层313。每一圈形导电层321的间隙g4彼此大体对准，而未对准于间隙g及g3。
导电插塞323设置于圈形导电层321之间，以电性连接每一圈形导电层321，其中相邻的圈形导电层321之间设置至少二个导电插塞323。举例而言，可在圈形导电层321之间设置多个导电插塞323，以降低多层内连线结构的电阻而进一步进低串接阻抗。再者，上方的导电插塞323大体对准于下方的导电插塞323。导电插塞325，设置于圈形导电层311的第二端333与相邻的圈形导电层321的第一端331之间，以电性连接由圈形导电层311所构成的多层内连线结构与由圈形导电层321所构成的多层内连线结构。举例而言，导电插塞325可设置于圈形导电层311与相邻的圈形导电层321之间并对准于下方其中一导电插塞323，如图4C所示。在本实施例中，圈形导电层321与导电插塞323的材质可包括铜、铝或其合金。
在本实施例中，由圈形导电层321所构成的多层内连线结构是作为电感元件的另一下绕线层。请参照图4B，由圈形导电层321所构成的多层内连线结构通过嵌入于介电层306中的导电插塞327、嵌入于介电层308、310、312中的导电层329及导电插塞327、嵌入于介电层312中的导电插塞317以及嵌入于介电层314中的导电层341而形成一电流路径，以与晶片外部或内部电路电性连接。同样地，导电插塞327及导电层329的材质可包括铜、铝或其合金。另外，需注意的是，上述多层内连线结构是以三层圈形导电层321嵌入于介电层302、304及306作为范例说明，然而多层内连线结构可包括二层或三层以上的圈形导电层321。
根据本实用新型的电感元件，由于下绕线层具有并接的多层绕线结构，因此同样可降低串接阻抗而维持电感元件的品质因数(Q值)。再者，电感元件的上绕线层与下绕线层重叠，因此其尺寸较平面式螺旋电感元件为小，因此可增加集成电路的集成度而提升其效能。另外，由于电感元件具有二个重叠的下绕线层，因此可具有较高的电感值。
虽然本实用新型已通过较佳实施例说明如上，但该较佳实施例并非用以限定本实用新型。本领域的技术人员，在不脱离本实用新型的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本实用新型的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下100、200基底102、104、202、204绝缘层103螺旋金属层105、109、207导电插塞203上绕线层
209下绕线层211第一端213第二端d1、d2电感尺寸g1间隙S间距300基底302、304、306、308、310、312、314介电层311、321圈形导电层313顶层圈形导电层315、317、319、323、325、327导电插塞329、341导电层331第一端333第二端d电感尺寸g、g3、g4间隙
权利要求1.一种多层绕线型电感元件，其特征在于，所述多层绕线型电感元件包括一绝缘层，设置于一基底上；一第一多层内连线结构，嵌入于该绝缘层内，其包括多个重叠且分开的第一圈形导电层，每一第一圈形导电层具有一间隙而定义出一第一端及一第二端；以及多个第一导电插塞设置于该第一圈形导电层之间，以电性连接每一第一圈形导电层，其中相邻的第一圈形导电层之间设置至少二个第一导电插塞；以及一单层内连线结构，嵌入于该绝缘层内且位于该第一多层内连线结构上方，包括一顶层圈形导电层，具有一间隙而定义出一第一端及一第二端；以及一第二导电插塞，设置于该顶层圈形导电层的该第二端与相邻的该第一圈形导电层的该第一端之间，以电性连接该第一多层内连线结构与该单层内连线结构。
2.根据权利要求1所述的多层绕线型电感元件，其特征在于，更包括一第二多层内连线结构，嵌入于该绝缘层内且位于该第一多层内连线结构下方，其包括多个重叠且分开的第二圈形导电层，每一第二圈形导电层具有一间隙而定义出一第一端及一第二端；多个第三导电插塞设置于该第二圈形导电层之间，以电性连接每一第二圈形导电层，其中相邻的第二圈形导电层之间设置至少二个第三导电插塞；以及一第四导电插塞，设置于该第一圈形导电层的该第二端与相邻的该第二圈形导电层的该第一端之间，以电性连接该第一多层内连线结构及该第二多层内连线结构。
3.根据权利要求1所述的多层绕线型电感元件，其特征在于，该顶层圈形导电层与该第一圈形导电层具有相同的外形。
4.根据权利要求3所述的多层绕线型电感元件，其特征在于，该顶层圈形导电层的外形为圆形、矩形、六边形、八边形或多边形。
5.根据权利要求1所述的多层绕线型电感元件，其特征在于，该顶层圈形导电层的厚度大于该第一圈形导电层。
6.根据权利要求1所述的多层绕线型电感元件，其特征在于，该第一圈形导电层的间隙彼此对准且未对准于该顶层圈形导电层的间隙。
7.根据权利要求1所述的多层绕线型电感元件，其特征在于，上方的该第一导电插塞对准于下方的该第一导电插塞。
8.根据权利要求2所述的多层绕线型电感元件，其特征在于，该第一圈形导电层与该第二圈形导电层具有相同的外形。
9.根据权利要求2所述的多层绕线型电感元件，其特征在于，该第一圈形导电层的厚度等于第二圈形导电层的厚度。
10.根据权利要求1所述的多层绕线型电感元件，其特征在于，该绝缘层包括多个介电材料层。
专利摘要本实用新型提供一种多层绕线型电感元件，包括一多层内连线结构及一位于上方的单层内连线结构。多层内连线结构包括多个重叠且分开的圈形导电层及多个第一导电插塞。每一圈形导电层具有一间隙而定义出一第一端及一第二端，相邻的圈形导电层之间设置至少二个第一导电插塞。单层内连线结构包括一顶层圈形导电层及一第二导电插塞。每一顶层圈形导电层具有一间隙而定义出一第一端及一第二端，第二导电插塞设置于顶层圈形导电层的第二端与相邻的第一圈形导电层的第一端之间，以电性连接多层内连线结构与单层内连线结构。本实用新型可降低串接阻抗而维持电感元件的品质因数，其尺寸较平面式螺旋电感元件为小，可增加集成电路的集成度而提升其效能。
文档编号H01F17/00GK2914270SQ200620116178
公开日2007年6月20日 申请日期2006年5月22日 优先权日2006年5月22日
发明者李胜源 申请人:威盛电子股份有限公司