专利名称：半导体装置的制造方法和等离子体氧化处理方法
技术领域：
本发明涉及包括使用等离子体对半导体基板进行处理的半导体装置的制造方法和等离子体氧化处理方法。
背景技术：
近年来，由于LSI的高集成化和高速化的要求，构成LSI的半导体元件的设计规则也日益微细化。由此，要求在DRAM和闪存等中使用的晶体管的栅极电极的低电阻化。作为栅极电极，现在使用多晶硅，但是多晶硅存在有薄膜电阻高的缺点。因此，提出了在多晶硅层上叠层电阻值低、与硅氧化膜或硅本身的结合性及加工性优异的金属，钨等高熔点金属或其硅化物的方法。具体而言，硅化钨(WSi/poly-Si的叠层膜)和电阻更低的钨多金属栅(tungsten poly metal gate)(W/WN/poly-Si的叠层结构)受到了注目。其中，钨多金属栅的WN，是用于防止钨与多晶硅反应的障碍层(防止扩散层)。
然而，晶体管的栅极，通常依次形成有阱、栅极绝缘膜、栅极电极。为了形成栅极电极，实施蚀刻处理。由此，栅极电极中多晶硅层的侧面露出，所以如果对栅极电极施加电压，电场会集中在该露出部分，成为引起漏电电流增大等制品不良的原因。因此，需要进行使栅极电极中多晶硅的露出部分氧化形成绝缘膜的氧化处理。
作为在栅极电极侧面的多晶硅层的露出部分形成绝缘膜的氧化处理方法，迄今为止通常采用在800℃以上的高温下进行热氧化处理的方法(例如专利文献1)。但是，如果进行热氧化处理，会出现多晶硅层的边缘部发生过氧化的现象(鸟嘴)，栅极绝缘膜的厚度在平面方向不均匀，难以适应超精细的设计规则。
而且，用于降低栅极电极的薄膜电阻所使用的钨如果超过约300℃，硅化钨如果超过约400℃，就会急剧氧化，所以如果在超过800℃的高温下进行热氧化处理，还会产生金属层被氧化的问题。
专利文献1日本特开2000-269496号公报(专利的权利要求等)发明内容为了解决上述热氧化处理的问题，研究将利用等离子体密度高、能够由低电子温度等离子体进行低温处理的RLSA(Radial Line SoltAntenna径向缝隙天线)微波等离子体的等离子体处理装置，用于硅化钨和钨多金属栅的氧化工艺中的技术。
在由RLSA微波等离子体的氧化中，能够抑制金属层的氧化，仅选择性地氧化多晶硅层，并且能够抑制产生鸟嘴。但是，在由RLSA微波等离子体进行氧化的情况下，会形成氧化膜厚度的偏差，仍留有需要实现其均匀化的问题。
并且已知，在由RLSA微波等离子体进行氧化的情况下，如果过度抑制鸟嘴的形成，多晶硅层边缘部的形状几乎不发生变化，所以出现该部分残留锐角，电场集中，反而使漏电电流增大的问题。
所以，本发明的目的在于，使用RLSA微波等离子体，在半导体晶片上的多晶硅层上形成厚度差别小、均匀的氧化膜。而且，本发明的另一目的在于，抑制过剩的鸟嘴的形成，同时适当加厚多晶硅层边缘部的氧化膜的厚度，并具有圆角。
为了解决上述问题，根据本发明的第一观点，提供一种半导体装置的制造方法，其特征在于对于至少包括多晶硅层和含有高熔点金属的金属层的叠层体，利用由具有多个狭缝的平面天线向处理室内导入微波而产生等离子体的等离子体处理装置，在处理压力为133.3～1333Pa、处理温度为250～800℃下，使用至少包含氢气和氧气的处理气体，进行等离子体处理，氧化上述多晶硅层。
此外，根据本发明的第二观点，提供一种半导体装置的制造方法，其特征在于，包括在半导体基板上形成栅极绝缘膜的工序；在该栅极绝缘膜上形成至少包括多晶硅层和含有高熔点金属的金属层的叠层体的工序；对上述叠层体进行蚀刻处理，形成栅极电极的工序；和利用由具有多个狭缝的平面天线向处理室内导入微波而产生等离子体的等离子体处理装置，在处理压力为133.3～1333Pa、处理温度为250～800℃下，使用至少包含氢气和氧气的处理气体，进行等离子体处理，选择性地氧化上述栅极电极中的多晶硅层的工序。
此外，根据本发明的第三观点，提供一种半导体装置的制造方法，其特征在于对于至少包括多晶硅层和含有高熔点金属的金属层的叠层体，利用由具有多个狭缝的平面天线向处理室内导入微波而产生等离子体的等离子体处理装置，在处理压力为133.3～1333Pa、处理温度为250～800℃下，以处理气体中氢气的流量为10～500ml/min、氧气的流量为10～500ml/min和稀有气体的流量为0～2000ml/min，进行等离子体处理，氧化上述多晶硅层。
此外，根据本发明的第四观点，提供一种半导体装置的制造方法，其特征在于，包括在半导体基板上形成栅极绝缘膜的工序；在该栅极绝缘膜上形成至少包括多晶硅层和含有高熔点金属的金属层的叠层体的工序；对上述叠层体进行蚀刻处理，形成栅极电极的工序；和利用由具有多个狭缝的平面天线向处理室内导入微波而产生等离子体的等离子体处理装置，在处理压力为133.3～1333Pa、处理温度为250～800℃下，以处理气体中氢气的流量为10～500ml/min、氧气的流量为10～500ml/min和稀有气体的流量为0～2000ml/min，进行等离子体处理，选择性地氧化上述栅极电极中的多晶硅层的工序。
在上述第一～第四的任一观点中，优选处理压力为400～1333Pa，处理温度为400～600℃。
此外，根据本发明的第五观点，提供一种半导体装置的制造方法，其特征在于，包括在半导体基板上形成栅极绝缘膜的工序；在该栅极绝缘膜上形成至少包括多晶硅层和含有高熔点金属的金属层的叠层体的工序；对上述叠层体进行蚀刻处理，形成栅极电极的工序；第一氧化处理工序，利用由具有多个狭缝的平面天线向处理室内导入微波而产生等离子体的等离子体处理装置，在处理压力为133.3～1333Pa、处理温度为400℃～800℃下，使用至少包含氢气和氧气的处理气体，对上述栅极电极进行等离子体处理；和第二氧化处理工序，利用上述等离子体处理装置，在处理压力为1.3～13.3Pa、处理温度为250～800℃下，使用至少包含氢气和氧气的处理气体，对上述栅极电极进行等离子体处理。
在上述第五观点的上述第一氧化处理工序和上述第二氧化处理工序中，优选以处理气体中氢气的流量为10～500ml/min、氧气的流量为10～500ml/min和稀有气体的流量为0～2000ml/min，进行处理。
在这种情况下，在上述第一氧化处理工序中，氧化上述多晶硅层的侧壁，形成氧化膜，并且增加上述多晶硅层边缘部的氧化膜的厚度；在上述第二氧化处理工序中，进一步增加上述多晶硅层的侧壁的氧化膜的厚度。
并且，优选在上述第一氧化处理工序中形成的氧化膜的厚度为3～5nm，在上述第二氧化处理工序中形成的氧化膜的厚度为10～15nm。
此外，在上述第一～第五的任一观点中，优选上述半导体装置是晶体管。
并且，优选上述金属层是钨层或硅化钨层。
此外，根据本发明的第六观点，提供一种等离子体氧化处理方法，由等离子体选择性地使至少多晶硅层和含有高熔点金属的金属层露出的被处理体中的上述多晶硅层氧化，其特征在于利用由天线向处理室内导入电磁波而产生等离子体的等离子体处理装置，在处理压力为133.3～1333Pa、处理温度为250～800℃下，使用至少包含氢气和氧气的处理气体，进行等离子体处理。
此外，根据本发明的第七观点，提供一种等离子体氧化处理方法，由等离子体选择性地使至少多晶硅层和含有高熔点金属的金属层露出的被处理体中的上述多晶硅层氧化，其特征在于利用由天线向处理室内导入电磁波而产生等离子体的等离子体处理装置，在处理压力为133.3～1333Pa、处理温度为250～800℃下，以处理气体中氢气的流量为10～500ml/min、氧气的流量为10～500ml/min和稀有气体的流量为0～2000ml/min，进行等离子体处理。
在上述第六或第七观点中，优选处理压力为400～1333Pa，处理温度为400℃～600℃。
此外，根据本发明的第八观点，提供一种等离子体氧化处理方法，由等离子体选择性地使至少以硅为主要成分的硅层和含有高熔点金属的金属层露出的被处理体中的上述硅层氧化，其特征在于，包括第一氧化处理工序，利用由天线向处理室内导入电磁波而产生等离子体的等离子体处理装置，在处理压力为133.3～1333Pa、处理温度为400～800℃下，使用至少包含氢气和氧气的处理气体，对上述被处理体进行等离子体处理；和第二氧化处理工序，利用上述等离子体处理装置，在处理压力为1.3～13.3Pa、处理温度为250～800℃下，使用至少包含氢气和氧气的处理气体，对上述被处理体进行等离子体处理。
在上述第八观点中，优选上述硅层由多晶硅、非晶硅或掺杂有导电体的硅构成。并且，优选在上述第一氧化处理工序和上述第二氧化处理工序中，以处理气体中氢气的流量为10～500ml/min、氧气的流量为10～500ml/min和稀有气体的流量为0～2000ml/min，进行处理。
在这种情况下，在上述第一氧化处理工序中，氧化上述多晶硅层的侧壁，形成氧化膜，并且增加上述多晶硅层边缘部的氧化膜的厚度；在上述第二氧化处理工序中，进一步增加上述多晶硅层的侧壁的氧化膜的厚度。
并且，优选在上述第一氧化处理工序中形成的氧化膜的厚度为3～5nm，在上述第二氧化处理工序中形成的氧化膜的厚度为l0～15nm。
并且，在上述第六～第八观点中，优选上述金属层是钨层或硅化钨层。
此外，根据本发明的第九观点，提供一种控制程序，其特征在于在计算机上操作，在执行时控制等离子体处理装置，使其执行上述第一～第五观点中任意的半导体装置的制造方法。
此外，根据本发明的第十观点，提供一种计算机可读取的存储介质，存储有在计算机上运行的控制程序，其特征在于上述控制程序在执行时控制等离子体处理装置，使其执行上述第一～第五观点中任意的半导体装置的制造方法。
此外，根据本发明的第十一观点，提供一种控制程序，其特征在于在计算机上操作，在执行时控制等离子体处理装置，使其执行上述第六～第八观点中任意的等离子体氧化处理方法。
此外，根据本发明的第十二观点，提供一种计算机可读取的存储介质，存储有在计算机上运行的控制程序，其特征在于上述控制程序，在执行时控制等离子体处理装置，使其执行上述第六～第八观点中任意的等离子体氧化处理方法。
此外，根据本发明的第十三观点，提供一种等离子体处理装置，其特征在于，包括产生等离子体的等离子体供给源；用于由上述等离子体处理被处理体的能够真空排气的处理室；和控制部，进行控制，使得在上述处理室内，执行上述第六～第八观点中任意的等离子体氧化处理方法。
根据本发明，在使用RLSA方式的等离子体处理装置的多晶硅层的氧化中，通过控制处理压力，能够消除形成的氧化膜厚度的偏差，提高半导体晶片面内氧化膜厚度的均匀性。
并且，除了处理压力外，通过控制处理温度、气体比等条件，能够抑制过剩的鸟嘴的形成，同时能够使多晶硅层边缘部具有适当圆角，能够抑制氧化处理对象半导体装置中的漏电电流，达到提高电特性的目的。
进而，在本发明中，通过使用RLSA方式的等离子体处理装置，由于能够以高密度的等离子体在低电子温度下进行处理，所以对基板的损伤小，能够形成优质的氧化膜。即，即使低温处理，多晶硅层侧壁的氧化膜也很致密，膜的质量非常好。
图1是表示适合于本发明方法实施的等离子体处理装置一个示例的截面示意图。
图2是表示平面天线部件结构的图。
图3A是表示多晶硅构成的栅极电极结构的图。
图3B是表示包含W系膜的栅极电极的一个示例结构的图。
图3C是表示包含W系膜的栅极电极的另一示例结构的图。
图4A是示意性地表示等离子体氧化处理前的栅极电极的图。
图4B是示意性地表示等离子体氧化处理中的栅极电极的图。
图4C是示意性地表示等离子体氧化处理后的栅极电极的图。
图5A是表示放大的测试图案结构的平面示意图。
图5B是沿图5A的A-A’线所视的截面图。
图6是表示氧化处理中压力与氧化膜厚度关系的曲线图。
图7是表示氧化处理中温度与氧化膜厚度关系的曲线图。
图8是表示氧化处理中氧化速率的图，表示压力与氧化膜厚度关系的曲线图。
图9是使用XPS装置的表面分析所得到的钨2p光谱的图。
图10A是表示栅极电极多晶硅层边缘部形状的示意图，表示未形成鸟嘴的状态。
图10B是表示栅极电极多晶硅层边缘部形状的示意图，表示形成有过剩的鸟嘴的状态。
图10C是表示栅极电极多晶硅层边缘部形状的示意图，表示形成有适度的短鸟嘴的状态。
图11是表示氧化处理的压力对于来自多晶硅层边缘部的漏电电流的影响的曲线图。
图12A是表示未经等离子体氧化处理的多晶硅层边缘部的TEM照片。
图12B是表示在250℃下进行等离子体氧化处理后的多晶硅层边缘部的TEM照片。
图12C是表示在400℃下进行等离子体氧化处理后的多晶硅层边缘部的TEM照片。
图12D是表示在500℃下进行等离子体氧化处理后的多晶硅层边缘部的TEM照片。
图12E是表示在600℃下进行等离子体氧化处理后的多晶硅层边缘部的TEM照片。
图13是表示氧化处理的温度对于来自多晶硅层边缘部的漏电电流的影响的曲线图。
图14是表示晶体管的漏电流-电压曲线的曲线图。
图15A是晶体管主要部分的截面图，表示在埋入绝缘膜的边界部分硼不均匀的状态。
图15B是晶体管主要部分的截面图，表示正常状态。
图16是表示栅极电极的断路漏电(offleak)电流的测定结果的曲线图。
具体实施例方式
下面，参照
本发明的优选方式。
图1是表示适合本发明的等离子体氧化处理方法实施的等离子体处理装置的一个示例的截面示意图。该等离子体处理装置构成为RLSA微波等离子体处理装置，该装置通过由具有多个缝隙的平面天线特别是RLSA(Radial Line Slot Antenna径向缝隙天线)向处理室内导入微波并产生等离子体，能够生成高密度且低电子温度的微波等离子体。例如适合于选择性地氧化栅极电极的多晶硅侧壁的处理。
该等离子体处理装置100具有以气密方式构成且接地的大致圆筒状的腔室1。在腔室1的底壁1a的大致中央部位形成有圆形的开口部10，在底壁1a上设置有与该开口部10连通、且朝着下方突出的排气室11。
在腔室1内设置有用于水平支承作为被处理基板的晶片W的AlN等陶瓷制成的基座2。该基座2被从排气室11的底部中央向上方延伸的圆筒状的A1N等陶瓷制成的支承部件3所支承。在基座2的外边缘部设置有用于引导晶片W的引导环4。此外，电阻加热型的加热器5埋入基座2中，该加热器5利用加热器电源6的供电加热基座2，并利用该热量加热作为被处理体的晶片W。此时，可以将处理温度控制在例如室温～800℃的范围内。并且，基座2上配置有热电偶6a，通过检测基座2的温度并反馈到加热器电源6，进行温度控制。此外，在腔室1的内周，设置有石英制的圆筒状的衬管7。并且，在基座2的外周侧，为了使腔室1内均匀地排气，呈环状设置具有多个排气孔8a的挡板8，该挡板8由多个支柱9所支承。
在基座2上设置有用于支承并使晶片W升降的晶片支承销(未图示)，可以相对于基座2的表面突出没入。
在腔室1的侧壁上设置有环状的气体导入部件15，该气体导入部件15与气体供给系统16相连接。气体导入部件15具有在腔室1的内壁上沿水平方向均匀形成的多个气体喷出孔15a。其中，气体导入部件可以配置为喷头状，也可以配置为喷嘴状。该气体供给系统16例如具有Ar气供给源17、H2气供给源18和O2气供给源19，这些气体分别经由气管管路20到达气体导入部件15，从气体导入部件15导入腔室1内。各气体管道20上设置有质量流量控制器21和其前后的开关阀22。其中，作为处理气体，如后所述，可以使用其它的稀有气体代替Ar气，例如Kr、He、Ne、Xe等，还可以不含稀有气体。
在上述排气室11的侧面，连接有排气管23，该排气管23与包括高速真空泵的排气装置24连接。并且通过操作该排气装置24，腔室1内的气体被均匀地排出至排气室11的空间11a内，并通过排气管23被排出。由此，腔室1内可以高速减压至例如0.133Pa的规定的真空度。
在腔室1的侧壁上，设置有用于在与等离子体处理装置100相邻的搬送室(未图示)之间搬入搬出晶片W的搬入搬出口25、和开关该搬入搬出口25的闸阀26。
腔室1的上部形成为开口部，沿该开口部的周边部设置有环状的支承部27。介电体例如石英或Al2O3陶瓷等制成的透过微波的微波透过板28通过密封部件29气密地配备在该支承部27上。因此，腔室1内保持气密。
在微波透过板28的上方，以与基座2相向的方式设置有圆板状的平面天线部件31。该平面天线部件31与腔室1的侧壁上端卡合。例如，在与8英寸的晶片W对应的情况下，平面天线部件31是由直径为300～400mm、厚度为1～数mm(例如5mm)的导电性材料制成的圆板。并且，对应于腔室1的形状，平面天线部件31也可以形成为例如多边形板状。具体而言，例如构成为，由表面经过镀银或金的铜板或者铝板制成，并且多个微波放射孔32(缝隙)按照规定的图案贯通而形成。该微波放射孔32，例如形成为图2所示的长槽状，典型地邻接的微波放射孔32之间配置成“T”字形状，这些多个微波放射孔32配置成同心圆状。微波放射孔32的长度和排列间隔根据微波的波长(λg)来决定，例如微波放射孔32的间隔配置为λg/2或λg。其中，在图2中，用Δr表示形成为同心圆状的邻接的微波放射孔32之间的间隔。此外，微波放射孔32也可以是圆形、圆弧状等其它形状。此外，微波放射孔32的配置方式没有特别的限制，除了同心圆状之外，也可以配置成例如螺旋状、放射状。
在该平面天线部件31的上面，设置有具有大于真空介电常数的滞波部件33。该滞波部件33，具有通过增大真空中的微波的波长，使发射的微波波长缩短，均匀高效地调整等离子体的功能。此外，在平面天线部件31与微波透过板28之间以及滞波部件33与平面天线部件31之间，分别紧密接合，但也可以离开配置。
在腔室1的上面以覆盖这些平面天线部件31和滞波部件33的方式设置有例如由铝或不锈钢、铜等金属材料制成的保护盖体34。腔室1的上面和保护盖体34由密封部件35密封。在保护盖体34上形成有冷却水流路34a，通过使冷却水在流路中流通，冷却保护盖体34、滞波部件33、平面天线31和微波透过板28。此外，保护盖体34接地。
在保护盖体34的上壁的中央，形成有开口部36，该开口部与波导管37连接。在该波导管37的端部，经由匹配电路38连接有微波发生装置39。由此，在微波发生装置39中产生的例如频率为2.45GHz的微波通过波导管37向上述平面天线部件31传播。此外，作为微波的频率，也可以使用8.35GHz、1.98GHz等。
波导管37具有从上述保护盖体34的开口部36朝着上方延伸出的截面为圆形的同轴波导管37a、和经由模式转换器40与该同轴波导管37a的上端部连接的沿水平方向延伸的方形波导管37b。方形波导管37b与同轴波导管37a之间的模式转换器40，具有将方形波导管37b内以TE模式传播的微波变换为TEM模式的功能。在同轴波导管37a的中心延伸有内导体41，该内导体41的下端部连接固定在平面天线部件31的中心。由此，微波能够通过同轴波导管37a的内导体41向平面天线部件31均匀高效率地传播。
该等离子体处理装置100的各构成部构成为，与具备CPU的过程控制器50连接并被控制。过程控制器50与用户界面51连接，用户界面51由工序管理者为管理等离子体处理装置100而进行命令输入操作等的键盘、可视化显示等离子体处理装置100的工作情况的显示器等构成。
此外，过程控制器50与存储部52连接，存储部52中存储有记录用于在过程控制器50的控制下实现在等离子体处理装置100中实施的各种处理的控制程序(软件)和处理条件数据等的方案。
并且，根据需要，由用户界面51发出的指令等，从存储部52中读取任意的方案，并在过程控制器50中运行，由此能够在过程控制器50的控制下，在等离子体处理装置100中进行预期的处理。此外，上述控制程序和处理条件数据等方案，可以利用处于收容在计算机可读取的存储介质，例如CD-ROM、硬盘、软盘、闪存等中的状态的方案，或者可从其他装置通过例如专用线路，随时传送，在线(on-line)地利用。
这样结构的等离子体处理装置100，能够在800℃以下的低温下进行对基膜无损伤的等离子体处理，同时等离子体均匀性优异，能够实现工艺过程处理的均匀性。
如上所述，该等离子体氧化处理装置100，适合于栅极电极的多晶硅层的氧化处理。作为栅极电极，如图3A所示，一直以来使用在硅晶片等Si基板61上，隔着栅极绝缘膜62形成有多晶硅层63的结构，但是，由于随着LSI的高集成化和高速化的设计规则的微细化的要求，需要栅极电极侧壁氧化的高精度控制和栅极电极的低电阻化，使用如图3B所示的钨多晶硅结构(tungsten polycide)的钨(W)的栅极，该结构在Si基板61上隔着栅极绝缘膜62形成有多晶硅层63，并在其上形成有硅化钨(WSi)层64；或是使用如图3C所示的用于高速设备的更低电阻的钨多金属栅结构的钨的栅极，该结构在Si基板61上隔着栅极绝缘膜62形成有多晶硅层63，并形成有氮化钨(WN)的障碍层65和钨(W)层66。其中，在图3A～图3C中，符号67是蚀刻栅极电极时所使用的、例如由氮化硅(SiN)等绝缘膜构成的硬质掩模层，符号68是由选择氧化所形成的氧化膜。
在由等离子体处理装置100进行栅极电极的选择氧化处理时，首先，打开闸阀26，将形成有栅极电极的晶片W从搬入搬出口25搬入腔室1内，载置于基座2上。
并且，从气体供给系统16的Ar气供给源17、H2气供给源18和O2气供给源19，通过气体导入部件15将Ar气、H2气和O2气以规定流量导入腔室1内，维持规定的处理压力。作为此时的条件，例如优选的流量为，Ar气0～2000mL/min，H2气10～500mL/min，O2气10～500mL/min。这里，能够使H2气与O2气的流量比(H2/O2)为1以上，优选为2以上，例如更优选为2～8。在这种情况下，优选使腔室内的处理压力为133.3～1333Pa，处理温度(作为晶片温度)为250～800℃。由此，在露出的多晶硅上，能够进行氧化膜厚度差别小的良好的氧化处理。并且，特别优选选定处理压力为266.7～700Pa，更优选为400～700Pa，优选处理温度(晶片温度)为250～800℃，更优选为400～800℃，由此如后所述，能够抑制过剩鸟嘴的形成，同时能够增加边缘部的氧化膜厚度，降低栅极漏电电流。并且，如果是上述条件，还能够抑制钨的氧化，同时进行多晶硅的选择性氧化反应。
接着，将来自微波发生装置39的微波经过匹配电路38导入波导管37。微波依次通过方形波导管37b、模式转换器40和同轴波导管37a，供给至平面天线部件31，并从平面天线部件31经过微波透过极28放射到腔室1内的晶片W的上方空间。微波在方形波导管37b内按照TE模式进行传播，该TE模式的微波由模式转换器40转换成TEM模式，在同轴波导管37a内朝向平而天线部件31传播。优选微波的功率为1500～5000W。
利用从平面天线部件31经过微波透过板28放射到腔室1内的微波，在腔室1内形成电磁场，使H2气、Ar气和O2气等离子体化，选择性地氧化由该等离子体而在晶片W的栅极电极上露出的多晶硅的侧壁。该微波等离子体，通过微波从平面天线部件31的多个微波放射孔32放射，能够成为大致5×1011～1×1013/cm3或其以上的高密度等离子体，其电子温度为0.7～2eV左右，等离子体密度的均匀性为±5％以下。所以，能够在低温并在短时间内进行选择氧化处理，形成薄的氧化膜，而且还具有离子等的等离子体对基膜的损伤小、能够形成优质氧化膜的优点。
而且，在图3B和图3C所示的含有钨(W)的栅极电极的情况下，由于能够以这样高密度的等离子体，在低温下短时间内且配合含H2的气体，进行多晶硅的选择氧化处理，所以能够尽可能抑制由钨(W)的氧化而形成的WOx(WO3、WO2或WO)的升华，进行高精度的处理。这里，作为氢抑制钨的氧化的机理，发明人认为是发生了下述的式(1)和式(2)的反应。所以，通过以反应向式(2)移动的H2/O2比进行处理，能够抑制钨的氧化。
W+3O*→WO3(1)WO3+3H*→W+3OH*(2)接着，对本发明方法的半导体装置的制造工序，以构成DRAM或闪存等的半导体装置的MOS晶体管的栅极电极为例进行说明。图4A～图4C示意性地表示在栅极电极200上选择性地形成有氧化膜68的状态。图4A表示蚀刻后的栅极电极200，符号61是Si基板。
作为栅极电极200的制造顺序，首先，在Si基板61上，进行P+或N+掺杂，形成阱区域(扩散区域，未图示)，接着由热氧化处理等形成栅极绝缘膜62(SiO2)。由CVD在栅极绝缘膜62上形成多晶硅膜，形成多晶硅层63，出于使栅极电极200高速化而降低比电阻的目的，再在其上形成由高熔点电极材料钨构成的钨层66。钨层66的形成可以利用例如CVD法或溅射法。也可以使用硅化钨(WSi)取代钨层66。并且，在形成钨层66之前，为了防止在其界面上由于W和Si的相互扩散而生成硅化物、高电阻的WSi的扩散，预先在多晶硅层63上形成极薄的扩散障碍层65，例如氮化层。在该例中，障碍层65使用氮化钨。并且，该氮化层也可以通过使用NH3、N2或N2和H2的混合气体使多晶硅氮化而形成。
在钨层66上，形成氮化硅等硬质掩模层67，进而形成光抗蚀剂膜(未图示)。
其后，采用光刻法，以光抗蚀剂膜作为掩模，对硬质掩模层67进行蚀刻，并以光抗蚀剂膜+硬质掩模层67或硬质掩模层67作为掩模，依次对钨层66、障碍层65、多晶硅层63进行蚀刻，形成栅极电极200。通过一系列的蚀刻处理，多晶硅层63和钨层66的侧壁在栅极电极200的侧面露出，进而处于栅极绝缘膜62也被蚀刻去除的状态。
如图4B所示，对如此形成的栅极电极200，利用等离子体处理装置100，控制氢气和氧气为规定的流量比，同时进行等离子体氧化处理。
作为等离子体氧化处理的条件，为了达到氧化膜在晶片W面上的均匀性，特别是为了消除由于栅极图案的疏密引起的多晶硅层63侧壁的氧化膜厚度差(疏密差)，优选在高压下进行处理。例如，在6.7Pa左右的低压条件下，等离子体中的离子势能高，氧化反应由供给决定速率，与此相反，例如在400Pa以上的较高压的条件下，大量存在以自由基为主体的氧化种，反应决定速率，由此，发明人认为，与图案的疏密无关，能够进行均匀的氧化反应，确保氧化膜厚度的均匀性。
所以，例如腔室内的处理压力可以为133.3～1333Pa(1～10Torr)，优选为266.7Pa以上，更优选为400Pa～700Pa。作为处理气体，优选使用含有H2气和O2气的气体，还可以含有选自Ar、He、Xe、Kr等的稀有气体。处理气体的流量优选为，Ar等稀有气体为0～2000mL/min，H2气为10～500mL/min，O2为10～500mL/min，具体而言，例如可以使用稀有气体为1000mL/min，H2气为200mL/min，O2气为100mL/min。
并且，处理温度，作为晶片W的温度可以是250～800℃，如后所述，为了增加多晶硅层63边缘部的氧化膜的厚度，优选为400～800℃，更优选为400～600℃。
通过在该条件下进行等离子体氧化处理，氧化膜68能够在多晶硅层63的表面选择性地、且与栅极图案的疏密无关地均匀形成。在钨层66和障碍层65的侧壁上不形成氧化膜，成为图4C所示的栅极电极210。并且，在Si基板和SiN表面上也形成有若干的氧化膜。对于使其它高熔点材料例如钼、钽、钛、它们的硅化物、氮化物、合金等成膜取代钨层66的栅极电极，也进行同样的处理。
接着，对确认本发明效果的试验结果加以说明。在晶片W上，作为测试图案，制作图5A所示的线与空隙的蛇型图案TP。多晶硅层63的宽度为0.2μm，线间隔(空隙)为6.8μm。图5B表示沿图5A的A-A’线所视的截面结构。Si基板61上栅极绝缘膜62的厚度为4～7nm，多晶硅层63的高度为150nm。全边缘的长度为3.9×103μm，图案面积为3.9×102μm2。
对于该测试图案TP，使用图1所示的等离子体处理装置100，改变处理压力，对多晶硅层63的侧壁实施氧化。处理压力为6.7Pa(50mTorr)、133.3Pa(1Torr)、400Pa(3Torr)、667Pa(5Torr)。
等离子体氧化处理中处理气体的流量为，Ar/O2/H2＝1000/100/200mL/min(sccm)，处理温度(基板处理温度)为250℃，向等离子体供给的功率为3.4kW，设定处理时间使得在多晶硅层63的侧壁上形成的氧化膜68的厚度为6nm。
将氧化处理后的多晶硅层63的侧壁的氧化膜68分为测试图案TP的开放(open)部位Op和密集部位De，分别进行测定。其中，如图5B所示，开放部位Op是测试图案TP的线两端附近的空隙多的稀疏的部位，而密集部位De是夹在弯曲的测试图案TP的线之间的空隙少的密集的部位。
图6表示多晶硅层63的侧壁的氧化膜68的厚度。由图6，在处理压力为6.7Pa左右的低压下，在开放部位Op和密集部位De多晶硅层63侧壁的氧化膜68的厚度存在差异。密集部位De的氧化膜的厚度小。在处理压力为133.3Pa下，膜厚度的差异得到改善，如果压力为400Pa以上，开放部位Op和密集部位De的膜厚度大体相等，实现了氧化膜厚度在晶片面内的均匀性。所以，为了实现膜厚度均匀性的处理压力，可以为133.3Pa以上，优选为266.7Pa以上，更优选为400Pa以上。
接着，对于图5的测试图案TP，使用图1所示的等离子体处理装置100，改变处理温度(基板处理温度)，对钨层66的侧壁实施氧化。处理温度为250℃、400℃、500℃、600℃。处理压力为400Pa(3Torr)，等离子体氧化处理中处理气体的流量为，Ar/O2/H2＝1000/100/200mL/min(sccm)，向等离子体供给的功率为3.4kW，设定处理时间使得多晶硅层63的侧壁上形成的氧化膜68的厚度为6nm。结果示于图7。
由图7可以确认，在400Pa的高压条件下，在晶片W的温度为250～600℃的处理温度的范围内，开放部位Op和密集部位De的多晶硅层63的氧化膜厚度没有大的差异。所以，发明人认为，从确保多晶硅层63侧壁的氧化膜厚度的均匀性的观点出发，优选处理温度为250℃以上；从氧化膜质量的观点出发，更优选处理温度为400℃以上。而且，还可以确认例如在400Pa以上的高压条件下，对处理温度的依赖性减小。
接着，对于图5的测试图案TP，研究使用图1所示的等离子体处理装置100，改变处理压力，对侧壁实施氧化的情况下的氧化速率(rate)。处理压力为133.3Pa(1Torr)、400Pa(3Torr)、667Pa(5Torr)、933Pa(7Torr)、1200Pa(9Torr)。
设定等离子体氧化处理中处理气体的流量为，Ar/O2/H2＝1000/100/200mL/min(sccm)，处理温度(基板处理温度)为250℃或400℃，向等离子体供给的功率为3.4kW，处理时间为180秒。其结果示于图8。
由图8可知，在250℃或400℃的任意处理温度下，都是在400Pa前后得到最高的氧化速率，而在133.3Pa～667Pa左右的范围内氧化速率较高。超过667Pa进而增大压力时，氧化速率缓慢降低。综合该图8和上述图6的结果，作为氧化处理的压力，优选从66.7Pa左右到超过1200Pa的压力范围(例如至1333Pa左右)，在考虑到氧化速率较高、侧壁的氧化膜厚度均匀性时，合适的处理压力范围为133.3～800Pa的范围，优选为266.7～700Pa左右，更优选为400～700Pa左右。
图9表示利用等离子体处理装置100，使Si基板上的栅极电极的多晶硅露出面氧化而形成厚度为6nm的氧化膜，然后使用XPS分析装置(X-Ray Photoelectron Spectroscopy AnalysisX射线光电子能谱分析)，对位于晶片W中心(center)与周边缘(edge)的栅极电极的钨层66进行表面分析的结果。并且，在该图中，曲线A、B、C分别表示未处理(未进行氧化的状态)、中心和边缘的测定结果。在该试验中，Ar/O2/H2的流量为1000/100/200mL/min(sccm)，处理压力为400Pa，处理温度(作为晶片温度)为250℃，向等离子体供给的功率为3.4kW。
从图9可知，由钨的氧化所生成的WOx(WO3等)的峰值强度，曲线A所示的未处理时最高。由此可知，通过在等离子体处理装置100中在本发明的氧化工艺条件下对基板进行等离子体处理，不仅能够抑制WO3的生成，而且对于蚀刻处理中及其后的表面自然氧化所形成的氧化钨也能够还原。所以，可以确认，根据本发明的氧化工艺条件，能够防止钨层66等金属的氧化，同时能够选择性地仅使多晶硅层63氧化。
下面，参照图10～图14，对鸟嘴的控制加以说明。图10A～图10C示意性地表示氧化处理后的多晶硅层63的边缘部(角部)70的形状。首先图10A表示在边缘部70未形成鸟嘴71的状态，在该状态下，由于边缘部70的形状为锐角，所以有时由于电场集中而引起栅极漏电电流增加。
另一方面，图10B是形成有鸟嘴71的状态，氧自由基(O*)或氧离子(O-)等活性氧化剂在多晶硅层63与硅基板61的界面扩散，进行氧化，氧化膜(栅极绝缘膜62)生长。这种鸟嘴71特别是在热氧化处理中容易显著地形成。在本发明优选的实施方式中，如图10C所示，多晶硅层63的边缘部70仅成为圆角状态，即形成小鸟嘴72的状态。如果是这种状态，能够防止来自边缘部70的漏电电流的增加，同时栅极氧化膜的厚度不会增加，能够得到能够与微细化相对应的可靠性高的栅极电极。
如上所述，在由使用图1所示的等离子体处理装置100进行的RLSA微波等离子体进行氧化的情况下，具有能够抑制在热氧化处理中成为大问题的鸟嘴的优点，但如图10A所示，如果完全没有鸟嘴，则电场容易集中的多晶硅层63的边缘部70的形状尖锐，反而会存在漏电电流增大的问题。因此，为了将多晶硅层63的边缘部70的形状控制为图10C所示的引入小鸟嘴72的形状，对其氧化条件进行了以下的讨论。
首先，对于图5A、图5B的测试图案TP，使用图1所示的等离子体处理装置100，改变处理压力，实施氧化处理。处理压力为67Pa(0.5Torr)、133.3Pa(1Torr)、400Pa(3Torr)、以及667Pa(5Torr)。等离子体氧化处理中处理气体的流量为，Ar/O2/H2＝1000/100/200mL/min(sccm)，处理温度(基板处理温度)为600℃，向等离子体供给的功率为3.4kW，设定处理时间使得氧化膜的厚度为6nm。
氧化处理后，按照常规的方法形成栅极电极，在施加-4V电压的情况下，测定来自边缘部70的漏电电流。其结果示于图11。其中，图11的横轴为处理压力，纵轴为边缘部漏电电流值。
由图11，在处理压力为67Pa的情况下，漏电电流显示出高值，但一旦处理压力超过133.3Pa，漏电电流大体一定，由该结果可知，为了抑制漏电电流，133.3Pa以上的处理压力是有效的。
接着，使用图1所示的等离子体处理装置100，将处理压力固定为400Pa(3Torr)，改变处理温度(基板处理温度)，进行处理，观察多晶硅层63边缘部70的形状。等离子体氧化处理中处理气体的流量为，Ar/O2/H2＝1000/100/200mL/min(sccm)，向等离子体供给的功率为3.4kW，设定处理时间使得氧化膜的厚度为6nm。
图12A是表示未经处理(即等离子体氧化处理前的状态)的栅极电极截面结构的TEM照片，图12B是通过在处理温度250℃下进行等离子体氧化处理而形成有氧化膜的栅极电极截面结构的TEM照片，图12C是通过在400℃下进行等离子体氧化处理而形成有氧化膜的栅极电极截面结构的TEM照片，图12D是通过在500℃下进行等离子体氧化处理而形成有氧化膜的栅极电极截面结构的TEM照片，图12E是通过在600℃下进行等离子体氧化处理后而形成氧化膜的栅极电极的截面结构的TEM照片。图12A的未处理的多晶硅层63边缘部70的形状为锐角；与此相对，图12C的处理温度为400℃，在多晶硅层63边缘部70上稍稍形成有鸟嘴；12E的处理温度为600℃，在边缘部70上形成有小鸟嘴72。
而且，在上述各处理温度下进行氧化后，按照常规的方法制成栅极电极，在施加-4V电压的情况下，测定来自边缘部70的漏电电流。其结果示于图13。由该图13可知，栅极漏电电流随处理温度的上升而表现出下降的趋势。
由以上的结果，从鸟嘴控制的观点出发，优选处理压力为133.3Pa以上且处理温度为400℃以上的条件。并且，在处理压力为400Pa以上且处理温度为400℃以上的条件下，能够抑制活性氧化剂的扩散，形成适度的鸟嘴，实现栅极漏电电流的降低。
而且，使用图1的等离子体处理装置100，例如在133.3Pa～1333Pa、优选400～700Pa的高压且在400～800℃的高温条件下，对多晶硅层63进行等离子体处理，实施在侧壁上形成例如3～5nm左右的氧化膜的第一氧化工序，然后在1.3～13.3Pa左右的较低压力条件且在250～800℃的处理温度下，实施在多晶硅层63的侧壁上进一步形成例如10～15nm左右的氧化膜的第二氧化工序，通过进行上述2步骤的处理，能够抑制过剩的鸟嘴的形成，同时能够形成具有充分膜厚的氧化膜。在2步骤处理的第二氧化处理工序中，作为处理气体，优选在Ar气流量为0～2000mL/min、H2气流量为10～500mL/min、O2气流量为10～500mL/min的条件下使用。此时H2与O2的流量比(H2/O2)为1以上，优选为2以上，例如取2～8。
在这种2步骤的处理中，在高压下进行的第一氧化处理工序中，进行氧化速率比较慢的各向同性的氧化处理，所以能够在多晶硅层63的边缘部70上形成短的鸟嘴。而且，在低压下进行的第二氧化处理工序中，由于氧化速率比第一处理工序快，氧化容易向深度方向进行，所以在第二氧化处理工序中也能够充分确保栅极绝缘膜的氧化膜的厚度。因此，通过组合实施这些条件不同的2个氧化步骤，能够控制多晶硅层63边缘部70的形状，同时能够提高栅极绝缘膜厚度的均匀性。
然而，在具有由等离子体氧化处理在400℃左右的低温下对多晶硅进行了氧化处理的栅极电极的高电压晶体管中，存在发生断路漏电电流的问题。在400℃左右的低温下的等离子体氧化处理后，在850℃下进行氮气退火的情况下，也发生该现象。因此，本发明人对于该断路漏电电流的原因进行了研究。图14表示组装有在处理温度400℃下进行等离子体氧化处理后的栅极电极的晶体管的漏极电流-电压曲线。如该曲线所示，在低电压区域发生弯曲，结果可以判定产生断路漏电电流。
进一步研究该弯曲的原因，在发生弯曲的设备中，如图15A所示，确认沿着元件分离用的埋入绝缘膜80与不纯物扩散区域81的边界，存在硼不均匀的区域。在正常状态下，如图15B所示，硼集中存在于不纯物扩散区域81，在与埋入绝缘膜80的边界部分几乎不存在硼。
通过这种硼的移动，栅极电极边缘部附近的硼浓度减小，发明人认为由此产生断路漏电电流。可以推测，这种硼不均匀现象，在STI(Shallow Trench Isolation浅沟槽隔离)的沟槽蚀刻时产生蚀刻损伤、或出现埋入绝缘膜80的密度不足的状态下，由于在后续热处理中施加高温，不纯物扩散区域81的硼沿着元件分离用的埋入绝缘膜80与不纯物扩散区域81的边界移动，由此而引起。
图16是表示对设置有改变等离子体氧化处理条件、在多晶硅电极上形成有硅氧化膜的栅极电极的晶体管的断路漏电电流(Idoff)进行测定的试验结果的曲线图。在该试验中，作为处理气体，使用Ar/O2/H2，其流量比Ar/O2/H2为1000/100/200mL/min(sccm)[H2/O2比＝2]或1000/50/400mL/min(sccm)[H2/O2比＝8]，处理压力为6.7Pa或399Pa，处理温度(晶片温度)为400～800℃，向等离子体供给的功率为3.4kW，处理时间设定为60～180秒。
而且，为了比较，也表示了在900℃下进行湿式氧化处理的情况下的断路漏电电流的测定结果。
如图16所示，可以确认如果在高压和氢气氛围条件下进行等离子体氧化处理，与在6.7Pa的低压下增加氢气流量比的情况相比，能够有效地抑制产生漏极断路漏电电流。发明人认为，这是因为通过等离子体氧化处理，抑制了硼沿着元件分离用的埋入绝缘膜80的边界移动的现象。
以上，通过使用图1的等离子体处理装置100，在高压(例如133.3～1333Pa)且氢气存在下(例如氢气/氧气比H2/O2＝0.5～4左右)，对多晶硅层进行氧化处理，能够得到抑制产生断路漏电电流的效果。
以上描述了本发明的实施方式，但本发明并不限于上述实施方式。即，上述实施方式仅是为了彻底明确本发明的技术内容，并不能理解为本发明仅限于这些具体例子，在本发明的主旨和权利要求所述的范围内，可以进行各种变更而实施。
例如，作为栅极电极，不限于在多晶硅上叠层钨或硅化钨，也可以适用于叠层有其它高熔点电极材料或其硅化物结构的栅极电极。而且，作为等离子体源，也可以使用ICP(感应耦合型等离子体)、反射波等离子体、ECR等离子体、磁控等离子体等。
而且，本发明的方法，除了晶体管的栅极电极之外，还能够适合于抑制例如金属材料的氧化，并需要对含硅材料进行选择性氧化的各种半导体装置的制造。
产业上的可利用性本发明可以适用于晶体管等各种半导体装置的制造。
权利要求
1.一种半导体装置的制造方法，其特征在于对于至少包括多晶硅层和含有高熔点金属的金属层的叠层体，利用由具有多个狭缝的平面天线向处理室内导入微波而产生等离子体的等离子体处理装置，在处理压力为133.3～1333Pa、处理温度为250～800℃下，使用至少包含氢气和氧气的处理气体，进行等离子体处理，氧化所述多晶硅层。
2.一种半导体装置的制造方法，其特征在于，包括在半导体基板上形成栅极绝缘膜的工序；在该栅极绝缘膜上形成至少包括多晶硅层和含有高熔点金属的金属层的叠层体的工序；对所述叠层体进行蚀刻处理，形成栅极电极的工序；和利用由包括多个狭缝的平面天线向处理室内导入微波而产生等离子体的等离子体处理装置，在处理压力为133.3～1333Pa、处理温度为250～800℃下，使用至少包含氢气和氧气的处理气体，进行等离子体处理，选择性地氧化所述栅极电极中的多晶硅层的工序。
3.一种半导体装置的制造方法，其特征在于对于至少包括多晶硅层和含有高熔点金属的金属层的叠层体，利用由具有多个狭缝的平面天线向处理室内导入微波而产生等离子体的等离子体处理装置，在处理压力为133.3～1333Pa、处理温度为250～800℃下，以处理气体中氢气的流量为10～500ml/min、氧气的流量为10～500ml/min和稀有气体的流量为0～2000ml/min，进行等离子体处理，氧化所述多晶硅层。
4.一种半导体装置的制造方法，其特征在于，包括在半导体基板上形成栅极绝缘膜的工序；在该栅极绝缘膜上形成至少包括多晶硅层和含有高熔点金属的金属层的叠层体的工序；对所述叠层体进行蚀刻处理，形成栅极电极的工序；和利用由具有多个狭缝的平面天线向处理室内导入微波而产生等离子体的等离子体处理装置，在处理压力为133.3～1333Pa、处理温度为250～800℃下，以处理气体中氢气的流量为10～500ml/min、氧气的流量为10～500ml/min和稀有气体的流量为0～2000ml/min，进行等离子体处理，选择性地氧化所述栅极电极中的多晶硅层的工序。
5.如权利要求1～4中任一项所述的半导体装置的制造方法，其特征在于处理压力为400～1333Pa，处理温度为400℃～600℃。
6.一种半导体装置的制造方法，其特征在于，包括在半导体基板上形成栅极绝缘膜的工序；在该栅极绝缘膜上形成至少包括多晶硅层和含有高熔点金属的金属层的叠层体的工序；对所述叠层体进行蚀刻处理，形成栅极电极的工序；第一氧化处理工序，利用由具有多个狭缝的平面天线向处理室内导入微波而产生等离子体的等离子体处理装置，在处理压力为133.3～1333Pa、处理温度为400～800℃下，使用至少包含氢气和氧气的处理气体，对所述栅极电极进行等离子体处理；和第二氧化处理工序，利用所述等离子体处理装置，在处理压力为1.3～13.3Pa、处理温度为250～800℃下，使用至少包含氢气和氧气的处理气体，对所述栅极电极进行等离子体处理。
7.如权利要求6所述的半导体装置的制造方法，其特征在于在所述第一氧化处理工序和所述第二氧化处理工序中，以处理气体中氢气的流量为10～500ml/min、氧气的流量为10～500ml/min和稀有气体的流量为0～2000ml/min，进行处理。
8.如权利要求7所述的半导体装置的制造方法，其特征在于在所述第一氧化处理工序中，氧化所述多晶硅层的侧壁，形成氧化膜，并且增加所述多晶硅层边缘部的氧化膜的厚度，在所述第二氧化处理工序中，进一步增加所述多晶硅层的侧壁的氧化膜的厚度。
9.如权利要求8所述的半导体装置的制造方法，其特征在于在所述第一氧化处理工序中形成的氧化膜的厚度为3～5nm，在所述第二氧化处理工序中形成的氧化膜的厚度为10～15nm。
10.如权利要求1～9中任一项所述的半导体装置的制造方法，其特征在于所述半导体装置是晶体管。
11.如权利要求10所述的半导体装置的制造方法，其特征在于所述金属层是钨层或硅化钨层。
12.一种等离子体氧化处理方法，由等离子体选择性地使至少多晶硅层和含有高熔点金属的金属层露出的被处理体中的所述多晶硅层氧化，其特征在于利用由天线向处理室内导入电磁波而产生等离子体的等离子体处理装置，在处理压力为133.3～1333Pa、处理温度为250～800℃下，使用至少包含氢气和氧气的处理气体，进行等离子体处理。
13.一种等离子体氧化处理方法，由等离子体选择性地使至少多晶硅层和含有高熔点金属的金属层露出的被处理体中的所述多晶硅层氧化，其特征在于利用由天线向处理室内导入电磁波而产生等离子体的等离子体处理装置，在处理压力为133.3～1333Pa、处理温度为250～800℃下，以处理气体中氢气的流量为10～500ml/min、氧气的流量为10～500ml/min和稀有气体的流量为0～2000ml/min，进行等离子体处理。
14.如权利要求12或13所述的等离子体氧化处理方法，其特征在于处理压力为400～1333Pa，处理温度为400℃～600℃。
15.一种等离子体氧化处理方法，由等离子体选择性地使至少以硅为主要成分的硅层和含有高熔点金属的金属层露出的被处理体中的所述硅层氧化，其特征在于，包括第一氧化处理工序，利用由天线向处理室内导入电磁波而产生等离子体的等离子体处理装置，在处理压力为133.3～1333Pa、处理温度为400～800℃下，使用至少包含氢气和氧气的处理气体，对所述被处理体进行等离子体处理；和第二氧化处理工序，利用所述等离子体处理装置，在处理压力为1.3～13.3Pa、处理温度为250～800℃下，使用至少包含氢气和氧气的处理气体，对所述被处理体进行等离子体处理。
16.如权利要求15所述的等离子体氧化处理方法，其特征在于所述硅层由多晶硅、非晶硅或掺杂有导电体的硅构成。
17.如权利要求15或16所述的等离子体氧化处理方法，其特征在于在所述第一氧化处理工序和所述第二氧化处理工序中，以处理气体中氢气的流量为10～500ml/min、氧气的流量为10～500ml/min和稀有气体的流量为0～2000ml/min，进行处理。
18.如权利要求17所述的等离子体氧化处理方法，其特征在于在所述第一氧化处理工序中，氧化所述多晶硅层的侧壁，形成氧化膜，并且增加所述多晶硅层边缘部的氧化膜的厚度，在所述第二氧化处理工序中，进一步增加所述多晶硅层的侧壁的氧化膜的厚度。
19.如权利要求18所述的等离子体氧化处理方法，其特征在于在所述第一氧化处理工序中形成的氧化膜的厚度为3～5nm，在所述第二氧化处理工序中形成的氧化膜的厚度为10～15nm。
20.如权利要求12～19中任一项所述的等离子体氧化处理方法，其特征在于所述金属层是钨层或硅化钨层。
21.一种控制程序，其特征在于在计算机上操作，在执行时控制所述等离子体处理装置，使其执行半导体装置的制造方法，该制造方法包括对于至少包括多晶硅层和含有高熔点金属的金属层的叠层体，利用由具有多个狭缝的平面天线向处理室内导入微波而产生等离子体的等离子体处理装置，在处理压力为133.3～1333Pa、处理温度为250～800℃下，使用至少包含氢气和氧气的处理气体，进行等离子体处理，氧化所述多晶硅层的工序。
22.一种计算机可读取的存储介质，存储有在计算机上运行的控制程序，其特征在于所述控制程序，在执行时控制所述等离子体处理装置，使其执行半导体装置的制造方法，该制造方法包括对于至少包括多晶硅层和含有高熔点金属的金属层的叠层体，利用由具有多个狭缝的平面天线向处理室内导入微波而产生等离子体的等离子体处理装置，在处理压力为133.3～1333Pa、处理温度为250～800℃下，使用至少包含氢气和氧气的处理气体，进行等离子体处理，氧化所述多晶硅层的工序。
23.一种控制程序，其特征在于在计算机上操作，在执行时控制所述等离子体处理装置，使其执行等离子体氧化处理方法，该方法是，对于至少多晶硅层和含有高熔点金属的金属层露出的被处理体中的所述多晶硅层，利用由具有多个狭缝的平面天线向处理室内导入微波而产生等离子体的等离子体处理装置，在处理压力为133.3～1333Pa、处理温度为250～800℃下，使用至少包含氢气和氧气的处理气体，进行等离子体处理，选择性地氧化所述多晶硅层。
24.一种计算机可读取的存储介质，存储有在计算机运行的控制程序，其特征在于所述控制程序，在执行时控制所述等离子体处理装置，使其执行等离子体氧化处理方法，该方法是，对于至少多晶硅层和含有高熔点金属的金属层露出的被处理体中的所述多晶硅层，利用由具有多个狭缝的平面天线向处理室内导入微波而产生等离子体的等离子体处理装置，在处理压力为133.3～1333Pa、处理温度为250～800℃下，使用至少包含氢气和氧气的处理气体，进行等离子体处理，选择性地氧化所述多晶硅层。
25.一种等离子体处理装置，其特征在于，包括用于处理被处理体的能够真空排气的处理室；具有多个狭缝，向所述处理室内导入微波，产生等离子体的平面天线；和控制部，进行控制，使得在所述处理室内，执行等离子体氧化处理方法，该方法是，对于至少多晶硅层和含有高熔点金属的金属层露出的被处理体中的所述多晶硅层，在处理压力为133.3～1333Pa、处理温度为250～800℃下，使用至少包含氢气和氧气的处理气体，进行等离子体处理，选择性地氧化所述多晶硅层。
全文摘要
本发明的半导体装置的制造方法，进行以下工序在半导体基板上形成栅极绝缘膜的工序；在该栅极绝缘膜上至少形成包括多晶硅层和含有高熔点金属的金属层的叠层体的工序；对该叠层体进行蚀刻处理，形成栅极电极的工序；和利用由具有多个狭缝的平面天线向处理室内导入微波而产生等离子体的等离子体处理装置，在处理压力为133.3～1333Pa、处理温度为250～800℃下，使用至少包含氢气和氧气的处理气体，进行等离子体处理，选择性地氧化上述栅极电极中的多晶硅层的工序。
文档编号H01L29/423GK101053083SQ20068000109
公开日2007年10月10日 申请日期2006年1月24日 优先权日2005年2月1日
发明者佐佐木胜 申请人:东京毅力科创株式会社