专利名称：使用剪切应力的增强型pfet的制作方法
技术领域：
本发明涉及一种半导体器件，诸如场效应晶体管，并且更特别地 涉及包括这种器件和应力材料以增强电荷载流子迁移率的结构。
背景技术：
图1示出了由浅沟槽隔离区域(STI)隔离以形成结构100的已 知半导体器件，诸如NFET或PFET。结构100包括半导体(例如硅) 衬底或晶片102、源极区域104、漏极区域106、栅极108、氧化物 层110、主体区域111以及在源极区域104与漏极区域106之间的沟 道区域112。正如在本领域中公知的，源极区域104与漏极区域106 之间的电压差引起跨沟道区域112的电场。施加到栅极108的栅极 电势能够在主体区域111中产生反型层，使得沟道区域112可以形 成于源极区域104与漏极区域106之间。这一电场通过源极区域104 与漏极区域106之间每沟道区域112长度的电压差来表示。
结构IOO典型地还包括隔离区域STI，以便使得每个半导体器件 与其他半导体器件电隔离。在半导体衬底102中形成多个隔离区域 STI,以便使得在该半导体衬底中形成的多个半导体器件电隔离。图 1中所图示的隔离区域是通过对半导体村底102进行各向异性刻蚀 以形成沟槽而形成的浅沟槽隔离(STI)区域。热氧化物衬垫(liner) 层通过常规方法来生长到约I0A至约100A:的厚度，诸如通过在约1SS。C至
约1150。C的温度下将半导体衬底102暴露于氧气环境中。随后，通过 常规CVD工艺以诸如氧化硅之类的绝缘材料填充沟槽，以形成隔离 区域STI。以氧化硅填充沟槽的一些常规方法包括a)四乙氧基硅 烷低压化学汽相淀积(LPTEOS) ， b)非表面敏感TEOS臭氧常压 或次常压化学汽相淀积(APCVD或SACVD)，以及c)硅烷氧化高
密度等离子体CVD，所有这些都是本领域技术人员公知的。
还已知，布置在该结构中的可压缩应力材料或可拉伸应力材料可 以增强电荷载流子迁移率。为了使得包括大量结构100的集成电路 (IC)芯片内的NFET和PFET二者的性能最大化，已经将可拉伸氮 化物衬垫用于NFET上，并且已经将可压缩氮化物衬垫用于PFET上。 这些衬垫向沟道施加所期望的应力。例如，参见在此引入的IEDM 2004中第978页由Yang等人作出的报告，以及在此引入其全部内 容的共同所有的美国专利申请10/905,025(2004年10月12日提交)、 10/905,027 ( 2004年10月12日提交)、10/905，024 ( 2004年10月 12日提交)。
还已知，晶向X-[100],Y-
，ZK001]中的掺杂Si的压电电阻系数如下 (Smitl^Phys.Rev, V94,1954,从第42页开始)
xlO-"Pa-1
n-Si p-Si
-102 +6.6
+53.4 -1 -1
-13.6 138,1
已经表明，对旋转晶片(具有取向x呵iooLY-i;oio;i, zkooii)中的pfet 来说，纵向和横向应力效应较小(Okagaki等人，VLSI, 2004，第 120-121页)。这是因为常量n"和Hi2较小。在此引入Smith和Okagaki参考
文献的全部内容。
发明内容
本发明人观察到，为了改善使用应力的PFET迁移率，主要应力 可以是剪切应力。正压电电阻系数需要负应力来获得迁移率增强。 因此，需要在晶向中施加负剪切力，其通过n"s来影响迁移率。旋转
兀11 兀12 兀44
晶片取向X-[100]，Y-
,Z-
和标准晶片取向X-(110)，Y-(001),Z-(1-10)二者 中的压电电阻系数使得在这两种类型的晶片中剪切应力的益处发挥 出最佳效果。
在所有的剪切应力分量中，最容易施加的是XZ平面内的剪切分 量，如以下在图2中针对本发明的优选实施例1而示出的那样。因 此，所期望的应力就是如在图2中所施加的那样，参见箭头。
由于对PFET来说压电电阻系数n"为正，因此需要施加负剪切
针方向的扭矩T，如在本申请的图2、图3、图4和图5中示意性地 示出的那样。在本发明中，施加力F,其通过使用新的替换的高内在 应力沟槽材料来施加剪切力，其中该内在应力沟槽材料仅邻接源极 和漏才及区域的特定部分。
一般而言，T=rFsine，其中r是4t转轴，F 是在垂直于旋转轴的平面中施加的力，e是矢量r和矢量F所指的方 向之间的角度。
因此，根据本发明， 一种半导体器件结构包括栅极结构，布置 在衬底的一部分上；源极和漏极区域，布置为与该部分相邻，以<更 在该部分中形成沟道区域；以及沟槽隔离区域，其位置与源极和漏 极区域紧紧相邻，其中沟槽隔离区域的至少某些部分包括应力材料， 使得该材料在沟道区域中产生剪切应力。
优选地，可压缩材料是那些具有高内在应力的材料或那些充分收 缩的材料。优选地，可拉伸材料是例如等离子体增强CVD(PECVD) 氮化物(以产生上至约-SGPa的内在应力水平)和可压缩HDP氧化物 (以产生上至约-0,SGPa的内在应力水平)。还可以以氧化的多晶硅填
充沟槽隔离区域的各部分，该氧化的多晶硅膨胀并引起约(±10%:) -30 &量级的压缩。然而，工艺复杂性使这成为更为艰难的选择。优 选地，该材料是PECVD氮化物(以产生上至约+l.犯Pa:的内在应力水 平)、LPTEOS (以产生约+0,SGPa的内在应力水平)、旋涂玻璃(以 产生约+2GPa的组合的内在和收缩应力水平)或可拉伸HDP氧化物(以 产生约0.犯Pa的内在应力水平)。
可以在器件沟道中通过使用内在应力在约0，3GPa至约19GPa,的范围 内的才才泮牛来施力口约lOOMPa至700MPa的剪切应力 <直。
还可以在绝缘体上硅(SOI)衬底或其他类型的半导体衬底(晶 片)上制作这种类型的结构。
本发明的 一 个主要目的是增强有源器件中的载流子迁移率。
当结合附图阅读以下详细描述时，本发明的另外的和其他的目的 将变得更加明显，其中
图1是现有技术半导体器件的侧面示意性视图。
图2-图5是根据本发明的各种优选实施例的顶平面示意性视图。 图6和图7是用于实现图2-图5的实施例的优选流程图。 图8是旋转衬底的晶向的示例。
具体实施例方式
现在对图2-图8进行参考。 根据本发明的各种优选实施例
对于旋转晶片和标准晶片二者，对PFET来说，平面内压电 电阻剪切系数为+ 138.1。
因此，使用例如在图2中示出的负剪切力。
在这两种晶片系统中，NFET压电电阻剪切系数都较小。
因此，可以进行通过STI区域的剪切，并且当在NFET和PFET 二者上施加剪切力的同时，根据本发明的增强的迁移率效应 主要发生在PFET中。
如图2和图3中所示，可压缩应力材料基本上填充了 STI区 域的各部分。
如图4和图5中所示，可拉伸应力材料基本上填充了 STI区 域的各部分。
实施例1和2的工艺
参见图2、图3、图6和图8。
(1 )使用现有技术中已知的标准处理步骤，通过STI步骤来处 理晶片，其中例如有源区之上的氮化物帽层(未示出)仍然在原位 置。
(2) 剥离氮化物帽层，其中焊盘(pad)氧化物(未示出)仍然 在原位置。
(3) 使用利用阻挡掩膜的标准光刻工艺，并适当地对图2-图3 中所标出的带交叉阴影线的区域R中的STI区域进行刻蚀。
(4) 剥离光刻胶。
(5 )将高可压缩材料(诸如可压缩PECVD氮化物)淀积到沟 槽的各部分中，使得该材料基本上填充区域R中的该部分。优选地， 该材料沿源极和漏极区域中的每 一 个区域的 一 侧延伸约10%-30% ，如 图中所示。该步骤在该结构上，特别是在例如SOI衬底上施加逆时 针方向的(负的)剪切力，其中在该SOI衬底处，有源区(例如源 极、漏极、沟道)被支撑在BOX区域(未示出)上。
(6)之后采用标准化学机械抛光(CMP)平坦化，并且以标准 处理继续。
实施例3和4的工艺
参见图4、图5、图7和图8。
(1 )使用现有技术中已知的标准处理，通过STI来处理晶片， 其中例如有源区之上的氮化物帽层仍然在原位置。
(2) 剥离氮化物帽层，其中焊盘氧化物(未示出)仍然在原位置。
(3) 使用利用阻挡掩膜的标准光刻工艺，并对图4-图5中所标 出的带交叉阴影线的区域R中的STI区域进行刻蚀。
(4) 剥离光刻胶。
(5 )淀积高可拉伸材料(诸如可拉伸PECVD氮化物)。该步
骤在该结构上，特别是在例如SOI衬底上施加逆时针方向的(负的) 剪切力，其中在该SOI衬底处，有源区被支撑在BOX区域(未示出) 上。
(6)之后采用标准化学机械抛光(CMP)平坦化，并且以标准 处理继续。
优选地，这些材料是那些具有高内在应力的材料或那些充分收缩 的材料。优选地，可压缩材料是例如等离子体增强CVD (PECVD) 氮化物(以产生上至约-KJPa的内在应力水平)和可压缩HDP氧化物 (以产生上至约-0,SGPa的内在应力水平)。还可以以氧化的多晶硅填 充该部分的开口，该氧化的多晶硅膨胀并引起-SGPa量级的压缩。然
而，工艺复杂性使这成为更为艰难的选择。优选地，可拉伸材料是 PECVD氮化物(以产生上至约+l.犯Pa:的内在应力水平)、LPTEOS (以产生约+0,SGPa的内在应力水平)、旋涂玻璃(以产生+:2GPa的组合 的内在和收缩应力水平)或可拉伸HDP氧化物(以产生O.犯Pa的内在 应力水平)。
在研究本说明书和附图的情况下，本领域技术人员可以容易地完
成对本发明的实施或者实现。
例如，参见编号如下的美国专利6，828'211B2;6,649,486B1;6,580，154B2; 6,794,718 B2; 6,600,170 Bl; 6,441,396 Bl;以及6,642,536Bl，在此引入其全部内容。
最后，美国专利M41"SB1阐述了一种用于测量半导体晶片中器
件级上的机械应力的监控器。
尽管已经示出和描述了目前所认为的本发明的优选实施例，但本 领域技术人员应当认识到，在不脱离本发明的本质和范围的情况下， 可以在其中进行各种改变和修改。
权利要求
1.一种半导体器件结构，包括栅极结构，布置在衬底的一部分上；源极和漏极区域，布置为与所述部分相邻，以便在所述部分中形成沟道区域；以及沟槽隔离区域，其位置与所述源极和漏极区域紧紧相邻，其中所述沟槽隔离区域的至少某些部分包括应力材料，使得所述材料在所述沟道区域中产生剪切应力。
2. 根据权利要求1所述的结构，其中所述材料是可压缩的。
3. 根据权利要求1所述的结构，其中所述材料是可拉伸的。
4. 根据权利要求1所述的结构，其中所述材料是可压缩氮化物。
5. 根据权利要求1所述的结构，其中所述材料是可拉伸氮化物。
6. 根据权利要求1所述的结构，其中所述村底的取向以 X=(100), Y,O), Z-(001)旋转。
7. 根据权利要求1所述的结构，
8. 根据权利要求2所述的结构， 在约-O.SGPa至约3GPa的范围内。
9. 根据权利要求3所述的结构，其中所述材料的内在拉伸应力 在约(UGPa至约2GPa的范围内。
10. 根据权利要求1所述的结构，其中所述沟道中的所述剪切应 力在约100MPa至约"0MPa的范围内。
11. 根据权利要求1所述的结构 氧化物。
12. 根据权利要求1所述的结构
13. 根据权利要求1所述的结构 氧化物。
14. 根据权利要求1所述的结构 Y=(001),Z=("0)。其中所述衬底是SOI衬底。其中所述材料的内在压缩应力其中所述材料是可压缩HDP其中所述材料是旋涂玻璃。 其中所述材料是可拉伸HDP其中所述衬底的取向是x-(i i o)，
15. 根据权利要求1所述的结构，其中所述衬底是体衬底。
16. —种半导体器件结构，包括PFET，具有源极和漏极区域，以及其间的沟道区域； 所述结构还包括沟槽隔离区域，所述源极、漏极和沟道区域布置在所述沟槽隔离 区域之间，其中所述沟槽隔离区域的至少某些部分包括应力材料，使得所述材料在所述沟道区域中产生剪切应力。
17. 根据权利要求16所述的结构，其中所述剪切应力提供逆时 针方向的扭矩T。
18. 根据权利要求16所述的结构，其中所述材料是可拉伸 LPTEOS。
全文摘要
一种半导体器件结构，包括栅极结构，布置在衬底的一部分上；源极和漏极区域，布置为与该一部分相邻，以便在该一部分中形成沟道区域；以及沟槽隔离区域，其位置与源极和漏极区域紧紧相邻。沟槽隔离区域的至少某些部分包括应力材料，使得该材料在沟道区域中产生剪切应力。
文档编号H01L29/00GK101103462SQ200680001974
公开日2008年1月9日 申请日期2006年1月12日 优先权日2005年1月12日
发明者D·奇达姆巴拉奥 申请人:国际商业机器公司