半导体集成电路、半导体集成电路的控制方法以及信号传输电路的制作方法

专利名称：半导体集成电路、半导体集成电路的控制方法以及信号传输电路的制作方法
技术领域：
本发明涉及半导体集成电路、其控制方法以及信号传输电路。尤其涉及 实现高速动作和低功耗的半导体集成电路。
背景技术：
近年来，强烈需要实现半导体集成电路的高速化及低功耗化。为了实现半导体集成电路的高速化，已知是除了将半导体电鴻4效细化而使MIS (Metal Insulated Semiconductor,金属绝缘半导体)晶体管或者MOS(Metal Oxide Semiconductor,金属氧化物半导体)晶体管的栅极长度变短之外，降低阈值电 压是非常有效的。然而，如果将阈值电压设定得太低，则作为流动在MOS晶体管的源极 与漏极之间的不必要的电流的亚阈值漏电流增大，由此产生半导体集成电路 的消耗功率变得非常大的问题。以往，使各自的P沟道MOS晶体管的衬底电位(Vbp)以及各自的N沟道 MOS晶体管的衬底电位(Vbn)共用，对高速单元(cell )增大高电位端电位(Vdd) 与低电位端电位(Vss)之间的电位差，而对低功率单元减小电源电压的方法为 众所周知(例如，专利文献l的图1)。也就是说，通过对高速单元施加较大的电源电压，同时正向地施加衬底 偏压，由此将阈值电压设定为较小的值。而且，对低功率单元施加较小的电 源电压，同时反向地施加衬底偏压，由此将阈值电压设定为较大的值。另外，已知在从电源电压较小的逻辑电路向电源电压较大的逻辑电路传 达信号的情况下，放大发送端电路的输出振幅以超过接收端电路的开关电压， 并且以防止接收端电路的贯通电流为目的，在所述电路之间设置电平移位 (level shift)电路(专利文献1)。专利文献1:日本专利申请特开2001-332695号公报

发明内容
发明要解决的问题然而，专利文献l所公开的方法，硅衬底上的P沟道MOS晶体管的衬 底(阱(well)区)互相之间以及N沟道MOS晶体管的衬底(阱区)互相之间为共 用，所以在MOS晶体管的驱动能力控制以及集成电路的低功耗控制的自由度 上有限制。所以，上述的方法中存在的问题是在驱动能力控制以及低功耗控 制上只能得到有限的效果。之所以使MOS晶体管的衬底(阱区)共用，是因 为在常规的CMOS工艺中，与硅衬底相同的导电型的阱区互相之间难以实现 电气分离的结构上的原因。图14是表示在P型硅衬底上形成的常规的P沟道MOS晶体管以及N沟 道MOS晶体管的断面结构的图。图14表示P型硅衬底90的例子，虽然K 阱92和94互相之间可以电气分离，{旦是P—阱91和93互相之间由于通过P 型硅衬底被电气连接，所以无法电气分离。另外，虽然在图14中未示出，在 为N型硅衬底的情况下，P—阱互相之间可以电气分离，但是N"阱互相之间由 于通过N型硅衬底被电气连接。另外，虽然可以考虑采用多层阱结构的方法， 但是由于制造工艺变得复杂，而且需要解决CMOS结构上特有的闩锁(latch up) 现象的问题。另外，如以往的例子所示，在从电源电压较小的逻辑电路向电源电压较 大的逻辑电路传达信号的情况下，插入电平移动电路。由此，逻辑电路的延 迟时间会加长而妨碍高速动作的进行。而且，还存在电路M4莫会增大的问题。本发明的目的在于提供半导体集成电路、半导体集成电路的控制方法以 及信号传输电路，能够实现半导体集成电路的性能的最佳化以及消耗功率的 降低。解决问题的方案本发明的半导体集成电路由形成在SOI( Silicon On Insulator,硅-绝缘体) 结构的硅村底上的MIS (Metal Insulated Semiconductor,金属绝缘半导体)晶 体管构成，该半导体集成电路采用的结构包括第一逻辑门以及第二逻辑门， 所述第 一逻辑门将电位差相对小的第 一 电位组作为电源电压，所述第二逻辑 门将电位差相对大的第二电位组作为电源电压，所述半导体集成电路满足所 述第 一逻辑门的P沟道MIS晶体管的衬底电位等于或高于所述第二逻辑门的 P沟道MIS晶体管的衬底电位，和所述第一逻辑门的N沟道MIS晶体管的衬 底电位等于或低于所述第二逻辑门的N沟道MIS晶体管的村底电位的至少其
中之一。发明效果根据本发明，能够实现半导体集成电路的性能的最佳化以及消耗功率的 降低。


图1是本发明实施方式1的半导体集成电路和电源控制IC的电3各块图； 图2是在实施方式1的半导体集成电路中内置了电源控制块的电路块图； 图3是实施方式1的半导体集成电路内的功能电路块的内部的一例的图； 图4是构成在SOI结构的硅衬底上的CMOS晶体管结构的图； 图5是表示低功耗动作和高速动作(高功耗动作)的施加电压的关系的图； 图6是表示在功能电路块内包含关键路径和非关键路径的电路的一例的图；图7是表示在功能电路块内包括存储元件的电路的一例的图； 图8是用于说明假设Vss为固定，Vdd为可变时的信号传送(transmission) 的以往的图；图9是表示本实施方式的在电源电压不同的功能电路块之间传达信号时 的发送端电路的输出信号和接收端电路的开关电压的关系的图；图10是表示在电源电压不同的功能电路块之间的、在接收端进行的防止 贯通电流方策的一例的图；图ll是表示图IO的结构中的输出振幅的位移的图； 图12是表示将功能电路块内部分割为多个电路块的例子的图； 图13是表示图12所示的多个电路块的输出振幅的图；以及 图14是表示在P型硅衬底上形成的常规的P沟道MOS晶体管以及N沟 道MOS晶体管的断面结构的图。
具体实施方式
在各个实施方式中，以半导体集成电路具有实现规定的功能的功能电路 块的情况为一例进行说明。功能电路块由作为MIS晶体管的代表例的MOS 晶体管的电路构成。在以下的说明中，以至少包括一个电路(逻辑电路)的含义 使用电路块。另外，根据电路的功能和性质将电路分成组的情况下使用电路
组。而且，电路由一个或者多个逻辑门构成。另外，使用高电位端电位(Vdd)、低电位端电位(Vss)、 P沟道MOS晶体 管的衬底电位(Vbp)以及N沟道MOS晶体管的衬底电位(Vbn)。另外，电源电 压为Vdd与Vss间的电位差，可以由计算公式(Vdd-Vss)计算。衬底偏压相当 于从Vbn减去Vss所得到的值，以及从Vbp减去Vdd所得到的值。再者，阈 值电压为漏极电流开始流动的栅极电压(源极电位基准)，开关电压为接收端逻 辑电路认识输入信号是高电平还是低电平的电压的阈值。将这些作为前提。另外，在以下的说明中，在记述为Vdd、 Vss、 Vbp以及Vbn时作为一 4殳的名称来使用，分别表示各个电位。另一方面，例如VddAl、 VssAl、 VbpAl 以及VbnAl这样，将罗马字或者数字附加在各个电位名称时，表示特定的功 能电路块(或者电路组、电路块等)的电位。以下，参照附图详细说明本发明的实施方式。另外，以下的说明仅为一 例而已，没有限定本发明的范围的意图。 (实施方式1 )图1表示本发明实施方式1的半导体集成电路和电源控制IC (Integrated Circuit,集成电路)的电路块图的一例。图2是在实施方式1的半导体集成 电路中内置了电源控制块的电路块图的一例。电源控制IC和电源控制块表示 用于施加(提供)电压的电源控制单元的一例。首先，使用图1和图2说明与本实施方式对应的半导体集成电路的电路 结构。图1所示的电路块包括半导体集成电路100和电源控制IC 300，半导体 集成电路100包括控制器200和功能电路块400a至400n。半导体集成电路 100在功能电路块400a内设置两组电位组(VddAl、 VssAl、 VbpAl、 VbnAl 以及VddA2、 VssA2、 VbpA2、 VbnA2)，并在功能电路块400b至功能电路块 400n的多个功能块内设置一组电位组(VddBl、 VssBl、 VbpBl、 VbnBl至 VddNl、 VssNl、 VbpNl、 VbnNl)。控制器200对位于半导体集成电路100 的外部的电源控制IC300传送信号，电源控制IC 300产生与所传送的信号对 应的电压，并将所产生的电压施加到功能电^各块400a至400n的各个电位组 (Vdd、 Vss、 Vbp、 Vbn)。半导体集成电路100包括对各个电位组各自的电位 提供电压的多个电源布线，多个电源布线分别与电位组的各个电位相连接。 而且，控制器200对提供给各个功能电路块400a至400n的各个时钟的时钟
频率进行控制。图2是在半导体集成电路110中内置了电源控制块310的结构，其余的 结构要素采用与图l相同的结构。控制器200的功能与图l相同，不同之处 在于对电源控制块310传送信号。另夕卜，在图1和图2的情况下，虽然各个功能电路块400a至400n的Vdd、 Vss、 Vbp以及Vbn的电源布线数会成大量增加，但是在制造工艺上，能够通 过使用多层的金属布线层而比较容易地实现电源布线。接下来，对本发明的半导体集成电路100和IIO的动作进行说明。这里， 作为电源控制单元il明电源控制IC 300或者电源控制块310。控制器200管 理各个功能电路块400a至400n的工作量和处理速度。控制器200例如由CPU (Central Processing Unit,中央处理器)、ROM ( Read Only Memory,只读存储 器)以及RAM ( Random Access Memory,随机访问存储器)等构成，或者由 专用逻辑电路构成。当作为输入信号经由输入电路接受来自外部控制器的信 号、由手动开关输入的信号或者外部数据等时，控制器200自己切换多种动 作模式，并基于在各个功能电路块400a至400n中所要求的工作量计算处理 速度和动作条件，基于计算出的结果控制时钟频率，同时向电源控制单元送 出信号(控制数据)。电源控制单元基于信号产生电压，并将所产生的电压施加 到各个功能电路块400a至400n的电位组(Vdd、 Vss、 Vbp以及Vbn)。由此， 各个功能电路块400a至400n被提供最佳的时钟频率、电源电压以及阈值电 压。控制器200基于在各个功能电路块400a至400n中所要求的工作量，如 下计算处理速度和动作条件。例如，任意的功能电路块的要求工作量为最大 时，控制器200使电源电压成为最大，将阈值电压控制到最小，并且使时钟 频率成为最大。此时，该功能电路块能够以最大速度进行处理。相反，没有 要求工作量时，控制器200进行控制，以使电源电压成为最小，有时使其成 为O(零)V,使阈值电压为最大或者适当的值，并停止时钟频率。此时，该功 能电路块处于不消耗功率的静止状态(停止状态)。再者，当要求工作量为中等 程度时，控制器200使时钟频率成为与要求处理速度匹配的频率，并控制电 压以使其成为以该时钟频率动作的最小电源电压并且成为最大阈值电压，由 此将性能最佳化，并将消耗功率最小化。此时，该功能电路块以低速执行处 理。 图3是实施方式1的半导体集成电路内的功能电路块的内部的 一例的图。图3中，作为一例表示功能电路块400a。功能电路块400a包括电路组1和电 路组2。电路组1由P沟道MOS晶体管PTR1和N沟道MOS晶体管NTR1 构成反相器电路，作为电位组设置有VddAl、 VssAl、 VbpAl以及VbnAl。 电路组2由P沟道MOS晶体管PTR2和N沟道MOS晶体管NTR2构成反相 器电路，作为电位组设置有VddA2、 VssA2、 VbpA2以及VbnA2。电路组1 和电路组2均由形成在SOI结构的硅衬底上的部分耗尽型MOS晶体管构成。 图4是构成在SOI结构的硅衬底上的CMOS晶体管结构的图。P衬底920 和N衬底930分别形成在绝缘分离层900上。另外，在P衬底920和N衬底 930之间形成有绝缘分离区域910。如图4所示，通过使用形成在SOI结构的 硅衬底上的部分耗尽型MOS晶体管，能够容易地对每个任意的MOS晶体管 组或者每个MOS晶体管的衬底进行电气分离。因此，没有必要将作为P沟 道MOS晶体管的衬底电位的VbpAl和VbpA2设为相同电位。而且，同样没 有必要将作为N沟道MOS晶体管的衬底电位的VbnAl和VbnA2 "^殳为相同 电位。再者，由于P衬底和N衬底完全被绝缘分离，不会发生闩锁现象的问 题。由此，控制器200能够对每个电路组使用不同的电位，调整电源电压以 及阈值电压。另外，由于各个功能电路块能够以最佳的时钟频率、电源电压 以及阈值电压进行动作，由此能够实现性能的最佳化以及消耗功率的最小化。图5是表示低功耗动作和高速动作(高功耗动作)的施加电压的关系的图。 图5表示在fi设电路组l(图中左侧)为低功耗动作，电路组2(图中右侧)为高 速动作时的Vdd、 Vss、 Vbp以及Vbn的施加电压。控制器200如下决定电路 组1和电路组2的施加电压的设定。对作为低功耗动作的电路组1，减小电源电压(VddAl与VssAl的差分， 图中以粗箭头表示)。电路组1将VbpAl设为高于VddAl的电压，由此对P 衬底施加反向的衬底偏压。同样，将VbnAl设为低于VssAl的电压，由此对 N衬底施加反向的衬底偏压。由此，在电路组1,阈值电压的绝对值在P沟 道MOS晶体管和N沟道MOS晶体管都变大。因此，电路组l成为适合于低 功耗的MOS晶体管。另夕卜，对作为高速动作的电路组2，增大电源电压(VddA2与VssA2的差 分，图中以粗箭头表示)。电路组2将VbpA2设为低于VddA2的电压，由此
对P衬底施加正向的衬底偏压。同样，将VbnA2设为高于VssA2的电压， 从而对N村底施加正向的衬底偏压。由此，在电路组2，阈值电压的绝对值 在P沟道MOS晶体管和N沟道MOS晶体管都变小。因此，电^^组2成为适 合于高速动作的MOS晶体管。接下来，使用图6说明在功能电路块内存在关键路径和非关键路径的情 况。图6是表示在功能电路块内包含关键路径和非关键路径的电路的一例的 图。图6中表示假设电路组2为关键路径(没有定时余量(timing margin)的路 径)，而电路组1为非关键路径时的电路图。图6所示的功能电路块400a的电路结构的情况下，通过将VddA2设为 高于VbpA2的电压，并且将VssA2设为低于VbnA2的电压，电路组2在使 施加到VddA2和VssA2的电源电压增大，同时对P沟道MOS晶体管和N沟 道MOS晶体管都施加正向的衬底电压，由此使阈值电压减小。因此，电路组 2适合于进行高速动作的情况。与此相反，通过将VddAl设为低于VbpAl的电压，并且将VssAl设为高于VbnAl的电压，电路组1在使施加到VddAl和VssAl的电源电压增大，同时对P沟道MOS晶体管和N沟道MOS晶体管都施加反向的衬底电压，由此能够使阈值电压变大。因此，电路组1适合于不被要求高速动作而进行低 功耗动作的情况。图7是表示在功能电路块内包括存储元件的电路的一例的图。图7中表 示々I设电路组1为存储元件部分(这里为触发器)，并且作为存储元件以外的结 构将电路组2设为组合电路时的电路图。图7所示的功能电路块400a将时钟(CK)固定为低电平或者高电平，并使 触发器处于数据保持状态。然后，控制器200使功能电路块400a的电路组2 的电位组，即VddA2、 VbpA2、 VssA2以及VbnA2的全部或者其中的VddA2 和VssA2设为任意的相同电位，由此能够使其处于电源切断模式。由此，能 够保持待机中的功能电路块400a的内部数据，同时将消耗功率抑制得较低。因此，如图6和图7所示，在功能电路块内，在关键路径和非关键路径、 存储元件和存储元件以外的元件、或者它们的组合中，设置为能够分别设定 Vdd、 Vss、 Vbp以及Vbn，由此对定时的调整和低功耗控制，能够进一步增 力口其自由度。另外，本实施方式中说明的通过半导体集成电路控制电源电压、阈值电
压以及时钟频率的控制方法采用半导体集成电路的控制方法，该半导体集成电路由形成在SOI结构的硅衬底上的MOS晶体管构成，并包括电路块， 具有至少一组由Vdd、 Vss、 Vbp以及Vbn构成的电位组；多个电源布线，对 所述电位组所包含的各个电位提供电压；电源控制单元，分别对所述多个电 源布线产生电压；以及控制器，对所述电源控制单元进行指示，该控制方法 采用通过所述控制器决定分别对所述多个电源布线产生的电压的值，指示所 述电源控制单元产生所决定的值的电压，并且对提供给所述电路块的时钟的 时钟频率进行控制。另外，控制器内置了预先^皮设计、制作并刻录在ROM等上的、用于决 定电位组的电压的程序，具有通过半导体集成电路的各个功能块的结构计算 各个电位组的电压的多种模式。控制器基于所输入的输入信号，或者从各个 功能电路块输入的信号，通过多种模式计算适合于各个功能块的功能的电压。这样，本实施方式的半导体集成电路由形成在SOI结构的硅衬底上的部 分耗尽型MOS晶体管的逻辑电路构成，将一组以上的Vdd、 Vss、 P沟道MOS 晶体管的衬底电位(Vbp)以及N沟道MOS晶体管的衬底电位(Vbn)提供给半导 体集成电路内的各个功能电路块，由控制器向电源控制IC或者电源控制块传 送信号，电源控制IC或者电源控制块产生与该信号对应的电压，并将该电压 施加到各个功能电路块的Vdd、 Vss、 Vbp以及Vbn。另外，控制器对提供给 各个功能电路块的各个时钟的时钟频率进行控制。由此，半导体集成电路没有必要在多个电位组间共用Vbp或者Vbn,能 够自由地设定。而且，各个功能块能够将时钟频率、电源电压以及阈值电压 最佳化。因此，能够实现半导体集成电路的性能的最佳化以及消耗功率的最 小化。(实施方式2)在实施方式2中，对开关电压的控制以及在多个功能电路块间(或者，在 多个电路块间)的电源电压的控制进行说明。另外，在没有特别注明的情况下， 以图1和图2所示的半导体集成电路100和110的结构为前提进行说明。首先，使用图8说明以往的信号传输，然后使用图9说明本实施方式的 信号传达。图8是用于说明-假设Vss为固定，Vdd为可变时的信号传达的以 往的图。图8中，表示在电源电压不同的功能电路块间的信号传达时的发送 端电路的输出信号与接收端电路的开关电压的关系。其中示出了从发送端电
路810向接收端电^各820传达信号的情况。图8的上半部表示发送端电路810和接收端电路820的一个例子。而且， 表示发送端电路810有高电位端电位为Vddl的情况和高电位端电位为高于 Vddl的Vdd2的情况的两种。图8的下半部表示发送端电路810和4妄收端电 路820各自的电位，在高电位端电位为Vddl的情况下，发送端电^各810输 出第一输出信号811,而在高电位端电位为Vdd2的情况下，输出第二输出信 号812。在以往的方法中，假设Vss为固定，Vddl、 Vdd2和Vdd为可变。由 此，发送端电路810的第二输出信号812由于输出振幅超过了接收端电路820 的开关电压，所以进行信号的传达，但是发送端电路810的第一输出信号811 由于输出振幅未超过开关电压，所以信号未被向接收端820传达。因此，一 般广泛采用在电源电压不同的功能电路块之间插入电平移动电路。另外，虽 然未图示，在将V s s设为可稍微改变时也会发生同样的现象。图9是表示本实施方式的在电源电压不同的功能电路块之间传达信号时 的发送端电路的输出信号和接收端电路的开关电压之间的关系的图。其中示 出了从发送端电路830向接收端电路840传达信号的情况。图9的上半部表 示发送端电路830和接收端电路840的一个例子。而且，表示发送端电路830 存在高电位端电位为Vddl且4氐电位端电位为Vssl的情况和高电位端电位为 高于Vddl的Vdd2且低电位端电位为低于Vssl的Vss2的情况的两种情况。 图9的下半部表示发送端电路830和接收端电路840各自的电压，在高电位 端电位为vddl和低电位端电位为Vssl的组合的情况下，发送端电路830输 出第一输出信号831,而在高电位端电位为Vdd2和低电位端电位为Vss2的 组合的情况下，输出第二输出信号832。本实施方式中，通过在电源电压不同的功能电路间调整Vdd、 Vss、 Vbp 以及Vbn的电压，由此使各个电路的开关电压大体上一致。具体而言，如图 9的下半部所示，在发送端电路830,通过控制器200调整Vddl、 Vdd2、 Vssl 、 Vss2、 Vbpl、 Vbp2、 Vbnl以及Vbn2，由此使发送端电路830的开关电压与 接收端电路840的开关电压匹配。通过这样处理，如由图9可知，在发送端 电路830，不管是输出振幅较大的第二输出信号832时还是输出振幅较小的 第一输出信号831时，均能够对接收端电路840传达信号。另外，所谓使开关电压大体上一致，只要使各个电路的开关电压设定在 规定的范围内即可，并不是必须使各个电路的开关电压一致。换而言之，只 要被设定为发送端电路的输出信号总是超过接收端电路的开关电压即可。因此，根据本实施方式的半导体集成电路，不必在电源电压不同的功能 电路块间插入电平移动电路，由此不会出现多余的电路的增加和延迟时间的 增加。另外，在从电源电压较大的逻辑电路向电源电压较小的逻辑电路传达 信号的情况下，发送端电路的输出振幅大于接收端电路的电源电压，因而足 以超过开关电压，从而能够顺利地进行信号传达，而且不出现接收端电^各的 贯通电流的问题。而且，如果只由MOS晶体管的栅极构成接收端电路的信号 输入单元，由于电阻非常高，所以不必要的电流也不流动。但是，在从电源 电压较小的逻辑电路向电源电压较大的逻辑电路传达信号的情况下，如下所 述，需要采取防止接收端电路的贯通电流的对策。在电源电压不同的逻辑电路间进行信号的传达时，接收端电路贯通电流不流动的条件为，发送端电路的输出振幅的高电平高于从Vdd降低了与P沟 道MOS晶体管的阈值电压相应量的电压，并且低电平低于从Vss上升了与N 沟道MOS晶体管的阈值电压相应量的电压。在电源电压不同的电路间的信号传达中，通过调整Vdd、 Vss、 Vbp以及 Vbn来控制电源电压以及阈值电压，由此满足上述条件，能够防止4妄收端电 路的贯通电流。而且，通过将接收端电路的信号输入单元设置为施密特 (Schmidt)输入，能够更容易地防止贯通电流。另外，在电源电压差较大的情况下，在从较小电源电压的电路到较大电 源电压的电路之间插入具有独立的Vdd、 Vss、 Vbp以及Vbn的电^各来进行电 压控制，由此能够防止贯通电流。另外，例如在将电源电压较小的功能电路块400a的内部电路的信号传达 到电源电压较大的功能电路块400b的内部电路时，如果两个块间的电源电压 差较大，会发生即使一举地传达信号，也不满足上述条件的情况。此时则发生贯通电 流o图10是表示在电源电压不同的功能电路块之间的、在接收端电路进行的 防止贯通电流方策的一例的图。作为一例，图10中表示功能电路块400a和 功能电路块400b之间传达信号的情况。图10中，将功能电路块400a分为输 入电路410a、内部电路420a以及输出电路430a,并分别设置不同的Vdd、 Vss、 Vbp以及Vbn。同样地，将功能电路块400b分为输入电路410b、内部 电路420b以及输出电路430b，并分別设置不同的Vdd、 Vss、 Vbp以及Vbn。
这样，将电源电压较低的功能电路块400a的内部电路的信号传达到电源电压 较高的功能电路块400b的内部电路时，分两个阶段控制输出振幅。图ll是表示图IO所示的结构中的输出振幅的位移的图。图11中，对功 能电路块400a表示内部电路420a的输出振幅411a和输出电路430a的输出 振幅421a,并对功能电路块400b表示输入电路410b的输出振幅411b和内部 电路420b的输出振幅421b。控制器200通过如下控制电源电压，抑制贯通 电流。控制器200进行控制，以使电源控制单元在功能电路块400a对输出电路 430a施加高于内部电路420a的VddA2的VddA3和低于VssA2的VssA3， 由此使输出振幅421a变大。同时，通过控制在输出电路430a上所施加的 VbpA3和VbnA3来调整阈值电压，以使贯通电流不流动。同样地，控制器 200进行控制，以使电源控制单元在功能电路块400b对输入电^各410b施加 低于内部电路420b的VddB2的VddB 1和高于VssB2的VssB 1 ，由此使输入 振幅变小。同时，控制器200调整VddBl和VssBl,以使贯通电流不流过内 部电路420b。最后，控制器200在功能电路块400a的输出电路430a和功能 电路块400b的输入电路410b之间，控制在输入电路410b上所施加的VbpBl 和VbnBl来调整阈值电压，以不使贯通电流流动。如下进行各个电位的调整。 首先，将与Vdd、 Vss、 Vbp、 Vbn的电位的值对应的阈值电压存储在控制器 200中。在这个例子中，基于功能电路块400a的内部电路420a和功能电路块 400b的内部电路420b各自的Vdd、 Vss、 Vbp、 Vbn的值，由如上所述的步 骤，基于所述存储值计算发送端电路的信号输出的高电平、低电平、接收端 电路的Vdd、 Vss、 P沟道MOS晶体管的阈值电压以及N沟道MOS晶体管 的阈值电压，由此求输出电路430a和输入电路410b的Vdd、 Vss、 Vbp、 Vbn 的最佳值，并向电源控制单元传送信号(控制数据)。也就是说，控制器200对功能电路块400a的输出电路430a和功能电路 块400b的输入电路410b的Vdd、 Vss、 Vbp、 Vbn进行调整，由此设定为传 达延迟时间较短且贯通电流不流动的条件。另外，有时也有必要预先考虑电 源电压差的大小，将输出电路和输入电路设置多个而使其成为两级以上，由 此调整电源电压的差。另外，也可以将各个功能电路块400a至400n内分为具有独立的Vdd、 Vss、 Vbp、 Vbn的多个电路块。图12是表示将功能电路块内分割为多个电路
块的例子的图。而且，图13是表示图12所示的多个电路块的输出振幅的图。图12中表示在功能电路块400a内所配置的电路块1至M(省略了一部分)， 而图13中表示电路块1至M的输出振幅Sl至SM(省略了一部分)。控制器 200在传达信号的电路块间，以及在跨过功能电路块的电路块间，通过调整 Vdd、 Vss、 Vbp和Vbn来控制电源电压和阈值电压，由此满足上述的条件， 能够防止贯通电流。如图13所示，电路块1被施加较大的电源电压(VddAl-VssAl)(输出振幅 Sl)。从电路块2至电路块(M-3),被施加较小的电源电压(VddA2-VssA2)(输 出振幅S2至S(M-3))。这样，在将电源电压较大的电路块的输出信号输入到 电源电压较小的电路块的情况下，由于输入门的电阻非常大，所以可以直接 输入。另一方面，将电源电压较小的电路块的输出信号输入到电源电压较大 的电路块的情况下，需要通过电路块(M-2)至电路块M为止的三级的电路块， 逐渐加大电源电压。输出振幅S(M-2)至SM的输出振幅阶段性地变大。另夕卜， 如上所述，控制器200调整各个电路块的Vbp和Vbn,由此防止贯通电流的 发生。在图12所示的情况下，虽然每个电路块的电压的调整变得复杂，但是由 于不必在电路块间设置用于调整输出振幅的緩冲电路，所以能够防止增大电 路规模和增加多余的延迟时间。这样，在电源电压不同的功能电路块间或者功能电路块内的电路块(逻辑 电路)间传达信号的情况下，通过调整Vdd 、 Vss 、 Vbp以及Vbn来使电源电 压不同的逻辑电路互相之间的开关电压大体上一致，由此能够进行信号的传 达而不需要插入电平移动电路。而且，通过控制Vdd、 Vss、 Vbp以及Vbn，从而调整电源电压和阈值电 压，能够防止接收端电路的贯通电流。另外，使电源电压不同的电路的开关电压大体上一致的方法并不限于由 形成在SOI结构的硅衬底上的MOS晶体管构成的半导体集成电路，也可以 适用于由常规的硅衬底上的MOS晶体管构成的半导体集成电路的情况。如上所述，根据本发明的优选实施方式，由于能够自由地-没定各个功能 电路块间和功能电路块内的Vdd、 Vss、 Vbp以及Vbn,所以能够使半导体集 成电路以最佳的时钟频率、电源电压以及阈值电压进行动作。因此，能够实 现半导体集成电路的性能的最佳化和消耗功率的最小化。
另外，如上使各个逻辑电路的开关电压大体上一致，由此不需要电平移 动电路，从而能够消除由多余的电路导致的电路规模的增大以及延迟时间的 增大。因此，半导体集成电路的高速化和小面积化都能够实现。本说明说明书基于2005年2月25日提交的日本专利申请特愿第 2005-051587。其内容都包含在此。工业实用性根据本发明的优选实施方式，能够将各个功能电路块的时钟频率和消耗 功率最佳化。另外，在电源电压不同的功能块间或者块内的电路互相之间进 行信号传达的情况下，使各个逻辑电路的开关电压大体上一致，由此不需要 插入电平移动电路，从而能够进行高速动作并防止电路的增大。因此，非常 适合于以便携式机器为首的所有半导体集成电路，尤其是采用了大规模半导 体集成电路和微细工艺的半导体集成电路。
权利要求
1.一种半导体集成电路，由形成在SOI(Silicon On Insulator)结构的硅衬底上的MIS(Metal Insulated Semiconductor)晶体管构成，包括第一逻辑门以及第二逻辑门，所述第一逻辑门将电位差相对小的第一电位组作为电源电压，所述第二逻辑门将电位差相对大的第二电位组作为电源电压，所述半导体集成电路满足所述第一逻辑门的P沟道MIS晶体管的衬底电位等于或高于所述第二逻辑门的P沟道MIS晶体管的衬底电位，和所述第一逻辑门的N沟道MIS晶体管的衬底电位等于或低于所述第二逻辑门的N沟道MIS晶体管的衬底电位的至少其中之一。
6. 如权利要求4所述的半导体集成电路，其中，所述电路块至少包括第一电路和第二电路两个电路，所述第一电路至少 具有一个将电位差相对小的第一电位组作为电源电压的第一逻辑门，所述第 二电路至少具有一个将电位差相对大的第二电位组作为电源电压的第二逻辑 门，所述第一电路包括被提供反向的衬底偏压的MIS晶体管， 所述第二电路包括被提供正向的衬底偏压的MIS晶体管。
7. 如权利要求4所述的半导体集成电路，其中，所述电路块至少包括第一电路和第二电路两个电路，所述第一电路至少 具有一个将电位差相对小的第 一电位组作为电源电压的第 一逻辑门，所述第 二电路至少具有一个将电位差相对大的第二电位组作为电源电压的第二逻辑 门，所述第一电路包括被提供反向的衬底偏压的P沟道MIS晶体管和N沟道 MIS晶体管。
8. 如权利要求4所述的半导体集成电路，其中，所述电路块被配备多个，所述电路块至少包括第一电路块和第二电路块， 所述第一电路块至少具有一个将电位差相对小的第一电位组作为电源电压的 第一逻辑门，所述第二电路块至少具有一个将电位差相对大的第二电位组作 为电源电压的第二逻辑门，所述半导体集成电路满足所述第一电路块的P沟道MIS晶体管的衬底电 位等于或高于所述第二电路块的P沟道MIS晶体管的衬底电位，和所述第一 电路块的N沟道MIS晶体管的衬底电位等于或低于所述第二电路块的N沟 道MIS晶体管的衬底电位的至少其中之一。
9. 如权利要求4所述的半导体集成电路，其中， 所述电路块被配备多个，所述电路块至少包括第一电路块和第二电路块， 所述第一电路块至少具有一个将电位差相对小的第一电位组作为电源电压的 第一逻辑门，所述第二电路块至少具有一个将电位差相对大的第二电位组作 为电源电压的第二逻辑门，所述第 一 电路块包括被提供反向的衬底偏压的MIS晶体管，所述第二电路块包括被提供正向的衬底偏压的MIS晶体管。
10. 如权利要求4所述的半导体集成电路，其中，所述电路块被配备多个，所述电路块至少包括第一电路块和第二电路块， 所述第一电路块至少具有一个将电位差相对小的第一电位组作为电源电压的 第一逻辑门，所述第二电路块至少具有一个将电位差相对大的第二电位组作 为电源电压的第二逻辑门，所述第一电路块包括被提供反向的衬底偏压的P 沟道MIS晶体管和N沟道MIS晶体管。
11. 如权利要求4所述的半导体集成电路，其中，所述控制器对所述电源控制单元进行指示，同时对提供给所述电路块的 时钟的时钟频率进行控制。
12. 如权利要求4所述的半导体集成电路，其中，所述电路块包括不包含关键路径的第 一电路和包含关键路径的第二电路；所述控制器计算向所述电位组所包含的各个电位提供的电压，以使所述 第一电路的电源电压小于所述第二电路的电源电压，并使所述第一电路的阈 值电压大于所述第二电路的阈值电压，并且对所述电源控制单元通知所述计 算出的电压。
13. 如权利要求4所述的半导体集成电路，其中，所述电路块包括包含存储元件部分的第 一 电路和不包含存储元件部分的 第二电路，所述控制器停止提供给所述第一电路的时钟以使所述第一电路处于数据 保持状态，并且对所述电源控制单元通知使所述第二电路的电位组的全部或 者高电位端电位和低电位端电位为任意的相同电位。
14. 如权利要求1所述的半导体集成电路，其中， 形成在SOI结构的硅衬底上的MIS晶体管为部分耗尽型。
15. 如权利要求4所述的半导体集成电路，其中， .一致'所述控制器对所述电位组的电位进行调整，以使所述电路块的开关电压 成为规定的值。
16. 如权利要求4所述的半导体集成电路，其中， 所述电路块被配备多个，所述控制器使开关电压在所述多个电路块各自之
17. 如权利要求4所述的半导体集成电路，其中， 所述电3各块包括多个电路， 所述控一一致。
18. 如权利要求4所述的半导体集成电路，其中， 所述电路块被配备多个，所述控制器计算所述电位组的电位，以使在所述多个电路块之间的电源 电压的增加收于规定的范围内。
19. 如权利要求4所述的半导体集成电路，其中， 所述电路块包括多个电路，所述控制器计算所述电位组的电位，以使在所述多个电路间的电源电压 的增加收于规定的范围内。
20. 如权利要求4所述的半导体集成电路，其中， 所述电路块被配备多个，所述控制器计算所述电位组的电位，以使在所述多个电路块间发送端电 路的输出信号的高电平高于从接收端电路的高电位端电位下降了与P沟道 MIS晶体管的阈值电压相应量的电位，而且使发送端电路的输出信号的低电 平低于从接收端电路的低电位端电位上升了与N沟道MIS晶体管的阈值电压 相应量的电位。
21. 如权利要求4所述的半导体集成电路，其中， 所述电路块包括多个电路，所述控制器计算所述电位组的电位，以使在所述多个电路间发送端电路 的输出信号的高电平高于从接收端电路的高电位端电位下降了与P沟道MIS 晶体管的阈值电压相应量的电位，而且使发送端电路的输出信号的低电平低 于从接收端电路的低电位端电位上升了与N沟道MIS晶体管的阈值电压相应 量的电4立。
22. —种信号传输电路，从电源电压不同的第 一逻辑门向第二逻辑门传输信号，所述电路使所述第一逻辑门的开关电压和所述第二逻辑门的开关电压大 体上一致。
23. 如权利要求22所述的信号传输电路，其中，将所述第一逻辑门的输出信号的高电平设为高于从所述第二逻辑门的高 电位端电位下降了与P沟道MIS晶体管的阈值电压相应量的电位，将所述第一逻辑门的输出信号的低电平设为低于从所述第二逻辑门的低 电位端电位上升了与N沟道MIS晶体管的阈值电压相应量的电位。
24. —种控制方法，用于控制半导体集成电路，该半导体集成电路由形成 在SOI结构的硅衬底上的MIS晶体管构成，包括电路块，具有至少一组由高电位端电位、低电位端电位、P沟道MIS晶 体管的衬底电位以及N沟道MIS晶体管的衬底电位构成的电位组； 多个电源布线，对所述电位组所包含的各个电位提供电压；以及 电源控制单元，分别对所述多个电源布线产生电压， 所述控制方法决定分别对所述多个电源布线产生的电压的值， 并指示所述电源控制单元产生所决定的值的电压。
全文摘要
实现半导体集成电路性能的最佳化以及降低消耗功率的半导体集成电路、半导体集成电路的控制方法以及信号传输电路。该半导体集成电路、半导体集成电路的控制方法以及信号传输电路中，各个功能电路块(400a至400n)由形成在SOI结构的硅衬底上的MIS晶体管构成，并具有至少一组由高电位端电位、低电位端电位、P沟道MIS晶体管的衬底电位以及N沟道MIS晶体管的衬底电位构成的电位组，多个电源布线对所述电位组所包含的各个电位提供电压，控制器(200)决定分别对所述多个电源布线产生的电压的值，并指示电源控制IC(300)产生所决定的值的电压，电源控制IC(300)基于控制器(200)的指示，分别对所述多个电源布线产生电压。
文档编号H01L29/786GK101128929SQ20068000624
公开日2008年2月20日 申请日期2006年2月17日 优先权日2005年2月25日
发明者伊藤稔, 志村秀吉 申请人:松下电器产业株式会社