专利名称：P-n结二极管及其制造方法
P-N结二极管及其制造方法
相关申请的交叉引用
本申请根据35 U. S. C. § 119要求享有2005年10月20日提交的临时 申请No. 60/728713的优先权，在此通过引用将该申请全文并入。
背景技术：
本发明涉及低压瞬变电压抑制器和类似器件。具体而言，本发明涉及 面层注入(blanket implant) 二极管。
通常将反向偏置的二极管用作瞬变电压抑制器。这些器件的击穿电压 通常在6伏到450伏的范围内。这些抑制器件具有结构简单、制造工艺简
单、正常偏置之下泄漏电流小以及在击穿条件下i-v转换锐利的优点。
随着技术进步，CMOS器件的电源电压变得越来越低。可以通过升高P-N 结两侧的掺杂浓度降低二极管的击穿电压。然而，提高的掺杂浓度将会导 致较浅的结和较大曲率的结的边缘。大曲率区域处的电场将会增强。由于 在结的边缘电场增强，因此边缘将会早于主结而击穿。此外，电流聚集效 应将会导致较大的电阻和较平滑的I-V特性。这两种现象都对瞬变电压抑
制器的应用有害。因此，希望能有一种改进的低压瞬变电压抑制器。
考虑到前述情况，本发明的主要特征或优点是提供一种改进的面层注 入二极管。
本发明的另一特征或优点是提供一种低压和极低压瞬变电压抑制器件。
本发明的另一特征或优点是提供一种使用一道掩模工序以降低二极管 成本的二极管。
本发明的另一特征或优点是一种可以利用减少的加工周期时间处理或 制造的二极管。
本发明的另一特征或优点是一种初始晶片的掺杂浓度降低且P-N结边 角(corner)边缘的电场减小的二极管。
6本发明的另一特征或优点是一种P-N结的边角电场降低的二极管。 本发明的另一特征或优点是一种电场聚集在边缘以进行低压瞬变电压 抑制的二极管。
本发明的另一特征或优点是提供一种制造经济、经久耐用且运行高效 的面层注入二极管。
本发明的另一特征或优点是一种利用改进的电压抑制器件进行瞬变电 压抑制的方法。
通过以下说明书和权利要求可以明了本发明的这些和/或其他特征或 优点中的一个或多个。
发明内容
可以通过一种面层注入二极管实现上述特征或优点中的一个或多个， 该面层注入二极管具有P+衬底，在所述衬底的顶表面附近注入N型掺杂剂 面层注入物，从而制造出P-区域。邻近上述P-区域且在其上层叠氧化物掩 模。从P-区域的一部分部分地蚀刻掉氧化物掩模，制造出蚀刻区域。向蚀 刻区域中注入N型主结注入物，在所述P+衬底之上且邻近所述P-区域制造 出N+区域。最后，在氧化物掩模和蚀刻区域之上层叠金属。
也可以通过以如下方式制造二极管来实现上述特征或优点中的一个或 多个在P+衬底的顶表面附近注入N型掺杂剂面层注入物，由此制造出P-
区域；邻近所述P-区域且在其上层叠氧化物掩模；蚀刻掉一部分所述掩模， 由此制造出蚀刻区域；向所述蚀刻区域的P-区域中注入N型主结注入物， 在所述P+衬底之上且邻近所述P-区域制造出N+区域；以及在蚀刻区域中的 氧化物掩模之上层叠金属。
此外可以通过一种瞬变电压抑制器件实现上述特征或优点中的一个或 多个，所述瞬变电压抑制器件具有P+衬底，在所述衬底的顶表面附近注入 N型掺杂剂面层注入物，制造出P-区域。邻近P-区域且在其上层叠氧化物 掩模。从P-区域的一部分部分地蚀刻掉氧化物掩模，制造出蚀刻区域。向 蚀刻区域中注入N型主结注入物，在所述P+衬底之上且邻近所述P-区域制 造出N+区域。然后在氧化物掩模和蚀刻区域之上层叠金属电极。将第一连 接器端子电连接到金属电极，而将第二连接器端子电连接到衬底。还可以通过以如下方式制造瞬变电压抑制器件来实现上述特征或优点 中的一个或多个将电压抑制器件的第一连接器端子电连接到电路中预计 会出现瞬变电压的第一点之间的电路。该电压抑制器件具有P+衬底，在所 述衬底的顶表面附近注入N型掺杂剂面层注入物，制造出P-区域。邻近P-区域且在其上层叠氧化物掩模。从P-区域的一部分部分地蚀刻掉氧化物掩 模，制造出蚀刻区域。向蚀刻区域中注入N型主结注入物，在所述P+衬底
之上且邻近所述P-区域制造出N+区域。在蚀刻区域中的氧化物掩模之上层
叠金属电极。将第一连接器端子电连接到金属电极，而将第二连接器端子 电连接到衬底。将第二连接器端子电连接到电路中预计会出现瞬变电压的
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图l-6示出了处于制造各个阶段中的本发明的一个实施例；
图7和图8示出了面层注入二极管器件的一个实施例的仿真结果；
图9和图10示出了结终端扩展(JTE)结构二极管器件的一个实施例 的仿真结果；
图11和图12示出了无修改的二极管器件的一个实施例的仿真结果； 图13示出了在三种结构的二极管器件的主结处的仿真峰值电场的表
格；
图14示出了三种结构的二极管器件的归一化边缘电场与深度的关系的 仿真。
具体实施例方式
本发明涉及一种面层注入二极管以及制造和使用方法。本发明使用面 层注入来降低初始晶片的掺杂浓度以及在P-N结边角边缘处的电场。技术 领域为离子注入技术和终端设计。本发明还解决了在注入剂量和能量领域 中的难题、问题或需要。
在高掺杂浓度P-N结产品中，例如在低压瞬变电压抑制(TVS)中，主 要击穿电流遵循带到带遂穿方程
1冊 G肪=A. BTBT * (E2 / EG1/2) * exp (—B. BTBT * (Eg3/7 E)) (A. BTBT、B. BTBT和Eg都是常数)
击穿电流高度地取决于电场。在正常偏置电压下，边角处的电场一般 比主结处的大。换言之，在正常偏置电压下边角是主要的泄漏源。当边角 电场得到抑制时，就可以减小泄漏电流。因此，本发明抑制边角电场，从 而减小泄漏电流。
现在参考图1-6，可以从P+衬底12开始来制造P-N结二极管10。优选 地，该P+衬底12是大约为0.001 0.01Q-CM的掺硼晶片。然后，向P+衬 底12的顶表面16注入N型掺杂剂面层注入物14。在该步骤中，优选对该面 层注入器件实施大约80Kev、 l*1012 l*1015cm—2的砷注入和推进，而常规P-N 器件不是这样的。
该面层注入物14在P+衬底12的上部区域中生成P-区域18。湿式氧化 物掩模20用于P-区域18之上的注入硬掩模。使用一层光掩模来限定主注 入区。使用标准蚀刻流程在P-区域18之上的氧化物20中形成蚀刻区域22。 然后，向P-区域18中注入N型主结注入物24。该N型主结注入物24优选 是大约80Kev、 l*10'5 4*1017cm—2的砷注入和推进，以形成主结注入物24。 这在P+衬底之上且邻近P-区域18形成了 N+区域26。然后，在蚀刻区域22 中对沉积金属28进行沉积以形成电极。此外，可以对P+衬底的与金属28 相反的一侧进行抛光并向P+衬底层叠沉积金属30以形成器件的另一电极。 此外，可以将连接器端子29、 31附着到二极管10，这是本领域普通技术人 员所公知的。
掩蔽、蚀刻、注入和层叠的流程都是本领域的技术人员公知的。本发 明使用面层注入来降低聚集在边缘或边角处的电场，从而减小泄漏电流。 可以将本发明用在对低压瞬变电压有抑制作用的瞬变电压抑制平面结构以 及其他应用中。
仿真结果
利用以下关键工艺条件对本发明进行仿真
推进1100° C， 2小时
注入
对于面层注入第一次80KeV lel5的砷(面层注入，无掩模) 第二次80KeV lel6的砷(主注入，有掩模)
对于结终端扩展
第一次80KeV 5el5的砷(JTE注入，有掩模) 第二次80KeV lel6的砷(主注入，有掩模) 对于无修改
第一次80KeV lel6的砷(主注入，有掩模)
图7中示出了面层注入器件的仿真结果，该仿真结果显示了深度为从 0. 5 u m至lj 1 u m的N+区域。图8示出了面层注入器件的仿真的电场与X轴 的关系。
图9示出了 N+区域的深度为从0. 9 u m至lj 1. 5 u m的结终端扩展(JTE) 结构的仿真结果。图IO示出了结终端扩展结构的电场与X轴关系的仿真结 果。
图11示出了无修改且N+区域的深度为从0. 5 u m至lj 1 P m的器件的仿真 结果。图12示出了无修改的器件的电场与X轴关系的仿真结果。
图13是示出了在3.5V偏压下主结处的峰值电场的表格。该表示出， 面层、JTC和无修改三种结构在主结处的峰值电场彼此非常接近。
图14示出了在3. 5V偏压下边缘电场与深度之间关系的仿真结果。这 是在归一化到峰值主结电场的情况下进行的仿真。在没有任何修改的情况 下，峰值电场非常接近主结的峰值。金属接触部附近的JTE结构峰值电场 被有效抑制。然而，在边缘仍然有大电场区域。另一方面，利用本发明的 面层注入，抑制了边缘电场。在边缘处没有大电场区域，并且不需要额外 的掩模来制造该结构。
利用面层注入来减小结终端扩展，即JTE结构的边角电场通过一道掩 模流程简化了制造工艺，这又减小了周期时间和成本。可以将本发明用于 精细的注入剂量和能量控制。此外，可以将本发明用于所有的瞬变电压抑 制和二极管应用。
以上已通过优选实施例示出并描述了本发明，应当理解，可以做出落 在本发明期望的精神和范围内的很多修改、替换和增加。从上文可见本发 明至少实现了其阐述的所有目的。
权利要求
1、 一种面层注入二极管，其包括P+衬底，在该衬底的顶表面附近利 用N型掺杂剂面层注入物对该衬底进行注入，制造出P-区域；邻近所述P-区域且在其上层叠的氧化物掩模，从所述P-区域的一部分部分地蚀刻掉所 述氧化物掩模，制造出蚀刻区域；注入到所述蚀刻区域中以在所述P+衬底 之上且邻近所述P-区域制造出N+区域的N型主结注入物；以及层叠在所述 氧化物掩模和所述蚀刻区域之上的金属。
2、 根据权利要求1所述的面层注入二极管，其被构造为表面安装或通 孔安装器件。
3、 根据权利要求1所述的面层注入二极管，其是通过单次的掩蔽来制 造的。
4、 根据权利要求1所述的面层注入二极管，其中在所述衬底的顶表面 附近减小所述P+衬底的掺杂浓度。
5、 根据权利要求1所述的面层注入二极管，其中掺杂剂面层减小了 P-N 结的边角电场。
6、 根据权利要求1所述的面层注入二极管，其导致电场聚集在所述蚀 刻区域附近。
7、 根据权利要求1所述的面层注入二极管，其中所述衬底为0.001 0. 1Q-CM的掺硼晶片。
8、 根据权利要求1所述的面层注入二极管，其中所述N型掺杂剂面层 注入物为砷。
9、 根据权利耍求1所述的面层注入二极管，其中所述氧化物掩模为湿 式氧化物掩模。
10、 根据权利要求1所述的面层注入二极管，其中所述N型主结注入 物为砷。
11、 根据权利耍求1所述的面层注入二极管，还包括邻近所述衬底的 金属电极，其与层叠在所述氧化物掩模和蚀刻区域之上的金属电极相对。
12、 根据权利要求1所述的面层注入二极管，其中所述衬底掺杂有硼。
13、 一种制造二极管的方法，包括在P+衬底的顶表面附近注入N型 掺杂剂面层注入物，制造出P-区域；邻近所述P-区域且在其上层叠氧化物 掩模；蚀刻掉一部分所述掩模，制造出蚀刻区域；向所述蚀刻区域的所述 P-区域中注入N型主结注入物，在所述P+衬底之上且邻近所述P-区域制造 出N+区域；以及在所述氧化物掩模和所述蚀刻区域之上层叠金属，由此以 一道掩模工艺制造二极管。
14、 根据权利要求13所述的方法，其中以大约80Kev、l*1012 l*1015cm—2 对N型掺杂剂面层注入物进行注入。
15、 根据权利要求13所述的方法，其中以大约80Kev、M4015 ^1017(^—2 对N型主结注入物进行注入。
16、 根据权利要求13所述的方法，其中利用砷进行对N型掺杂剂面层 注入物的注入。
17、 根据权利要求13所述的方法，其中利用砷进行对N型主结注入物 的注入。
18、 根据权利要求13所述的方法，还包括在所述衬底下方层叠金属。
19、 根据权利耍求13所述的方法，还包括封装所述二极管以在电路中 使用。
20、 根据权利耍求13所述的方法，还包括利用硼对所述衬底进行注入 以制作所述P+衬底。
21、 一种瞬变电压抑制器件，其包括P+衬底，在所述衬底的顶表面 附近利用N型掺杂剂面层注入物进行注入，制造出P-区域；邻近所述P-区 域且在其上层叠的氧化物掩模，从所述P-区域的一部分部分地蚀刻掉所述 氧化物掩模，制造出蚀刻区域；注入到所述蚀刻区域中以在所述P+衬底之 上且邻近所述P-区域制造出N+区域的N-型主结注入物；层叠在所述氧化物 掩模和所述蚀刻区域之上的金属；电连接到所述金属的连接器端子；以及 电连接到所述衬底的连接器端子，由此制造出边角电场减小的电压抑制器 件。
22、 根据权利要求21所述的瞬变电压抑制器件，其中所述衬底为 0. 001 0. 1 Q-CM的掺硼晶片。
23、 根据权利要求21所述的瞬变电压抑制器件，其中所述衬底为 0. 001 0. 1 Q-CM的掺硼晶片。
24、 根据权利要求21所述的瞬变电压抑制器件，其中所述N型主结注 入物为砷。
25、 根据权利要求21所述的瞬变电压抑制器件，其中所述衬底掺杂有硼。
26、 一种瞬变电压抑制方法，包括将电压抑制器件的第一连接器端子电连接到电路中可能出现瞬变电压的第一点之间的电路，所述电压抑制 器件具有在其顶表面附近利用N-型掺杂剂面层注入物对其进行注入以制 造出P-区域的P+衬底，邻近所述P-区域且在其上层叠的氧化物掩模，从所 述P-区域的一部分部分地蚀刻掉所述氧化物掩模，制造出蚀刻区域，注入 到所述蚀刻区域中以在所述P+衬底之上且邻近所述P-区域制造出N+区域的 N型主结注入物，层叠在所述氧化物掩模和所述蚀刻区域之上的金属，电连接到所述金属的第一连接器端子，以及电连接到所述衬底的第二连接器端 子；以及将所述第二连接器端子电连接到所述电路中可能出现瞬变电压的 第二点。
27、根据权利要求26所述的方法，其中利用表面安装器件执行两个电 连接步骤。
全文摘要
可用于瞬变电压抑制的面层注入二极管，其具有P+衬底(12)，在所述衬底的顶表面附近注入N型掺杂剂面层注入物(14)，制造出P-区域(18)。邻近P-区域且在其上层叠氧化物掩模(20)。从P-区域的一部分部分地蚀刻掉氧化物掩模，制造出蚀刻区域(22)。向所述蚀刻区域中注入N型主结注入物(24)，在所述P+衬底之上且邻近所述P-区域制造出N+区域(26)。并且，在蚀刻区域中所述氧化物掩模之上层叠金属(28)以形成电极。可以将端子电附着到P-N结的两侧。还提供了制造和使用本发明的方法以及瞬变电压抑制方法。
文档编号H01L21/02GK101313408SQ200680043427
公开日2008年11月26日 申请日期2006年8月17日 优先权日2005年10月20日
发明者C-J·黄, L·C·高, S-H·戴, Y-C·金 申请人:维谢综合半导体有限责任公司