隧道绝缘层中具有间隙的非易失性存储器件及其制造方法

专利名称：隧道绝缘层中具有间隙的非易失性存储器件及其制造方法
技术领域：
本发明涉及非易失性存储器件和包括这种器件的设备。这种器件
可用作单独或嵌入式的非易失性存储器(NVM)，例如，电可擦除可 编程只读存储器(EEPROM)或闪存。本发明还涉及制造这种器件的方法。
背景技术：
非易失性存储器件通常由晶体管器件组成，所述非易失性存储器 件包括形成在硅半导体衬底中的源极区域、漏极区域和所述漏极和源 极区域之间的沟道区域，以及形成在沟道区域和通常由高掺杂多晶硅 制成的导电控制栅极之间的衬底上的电荷存储区域(CSR)。电荷存储 区域为分离的，并且通过隧道介电层与衬底绝缘，通过绝缘层与控制 栅极绝缘。
在常规器件中，CSR由重掺杂多晶硅制成的浮置栅极组成。在这 种情况下，绝缘层被称作互聚电介质(IPD)。浮置栅极上的电荷数量 确定了晶体管的阈值电压和随之的器件的存储器状态。
在其它器件中，通过将电荷局部存储在电绝缘的电荷捕获电介质 (CTD)层，以代替导电浮置栅极而表现出阈值电压的差异。这些器 件通常具有叠层，所述叠层由硅晶体管沟道、氧化硅隧道电介质、氮 化硅CTD、氧化硅绝缘体(与IPD相当)和硅控制栅极组成，并称为 SONOS器件。
为"读出"存储器晶体管的电荷状态，即确定是否对其进行"编 程"或"擦除"，在预定控制栅极电压下测量从源极到漏极的电流的 大小。通过应用相对于源极/漏极或衬底的控制栅极的电压完成编程， 使得借助隧穿方式发生从沟道区域到CSR的穿过电介质层的电荷的电 场感应运动。应用相反的电压差值导致放电，并被称为"擦除"。这些
编程和擦除电压比用在例如外围或控制电路中的现有互补金属氧化物 半导体(CMOS)器件的电压高得多。
在半导体工业中，縮小器件尺寸以降低成本和提高集成度要求降 低工作电压。对于非易失性存储器晶体管，特别需要减小高控制栅极电压。
为了能够应用最低的电压到这种存储器晶体管的控制栅极，电压 必须通过电容式耦合有效地传送到电荷存储层。
为降低供电电压，目前减少隧道电介质和/或绝缘层的厚度，但由 于基本材料特性不能随尺寸等比例的减小，这不能继续。最重要地， 存储器晶体管的电荷(数据)保存时间要求上述层的最小厚度，以将 通过泄露造成的电荷损失最小化到这样的值，所述值满足标准工业保 存规范。
已经找到了用于降低控制栅极电压的不同方法。其中之一在
US6，861,307B2中说明。在该器件中，控制栅极和电荷存储层之间的绝 缘层的介电常数(k)等于或高于隧道电介质层的常数。隧道电介质层 可包括具有低介电常数(例如低k)的隧道电介质材料。顶部电介质 层可以是具有高k的电介质材料。优选地，材料从八1203、 Hf02、 HfSixOy 或ZrSixOy和其它具有类似高k值的其它材料中选择。然而，该文献未 公开适用的低k隧道电介质材料。此外，高k材料的实际应用具有深远 的缺点，例如由于材料特性的不匹配和污染问题造成的半导体制造工 艺中的困难的和成本昂贵的集成，导致存储器件的可靠性减小。

发明内容
本发明的一个目的是提供一种非易失性存储器件，所述器件具有 降低的工作电压，并且能够容易地制造。权利要求l限定的器件实现了 上述目的。
本发明提供一种非易失性器件，所述器件包括衬底、包括电荷存 储区域的第一层和包括具有间隙的电荷隧道区域的第二层，所述第二 层布置在所述衬底和所述第一层之间。
本发明基于这样的观点，采用包括间隙的材料代替诸如氧化硅之
类的固态隧道电介质材料具有意想不到的益处。这种替代极大地减小 了k值，例如，从作为隧道材料的氧化硅的3.9到用于在通过基本上为 真空的整个隧道区域延伸的间隙的l.O。减少的k值导致较低的编程和
擦除电压。
此外，与所述替代相关联的隧道阻挡层的增长导致改善的数据保 存。与原有的固态隧道电介质层的厚度相比，这种改善至少部分地用 于减小隧道间隙的厚度，而仍然满足标准的工业保持规范。在优选实
施例中，具有根据本发明的电荷隧道区域的益处是在控制栅极和CSR 之间的较大耦合中，这导致控制栅极电压的降低，而不需要用于控制 栅极和电荷存储区域之间的绝缘层的高k材料。
本发明的又一方面是一种用于具有这种电荷隧道区域的器件优点 的制造方法，如独立权利要求6所述。因此，根据本发明的方法包括以
下步骤在衬底的选定部分上提供牺牲层，之后在选定位置处的所述
牺牲层的顶部上沉积其它器件层后，去除部分牺牲层，因此，所述去 除相对于其它器件层是选择性的。可以使用能够容易地在诸如用于
CMOS生产之类的常规半导体制造工艺中应用的工艺和设备中执行所 述步骤，以实现廉价而可靠的工艺集成。
当并不利用根据本发明的降低电荷隧道区域厚度的可能性来降低 工作电压时，存储器件具有提高的可靠性和数据保持时间。
具有包括间隙的电荷隧道区域的优点是，在固体-固体界面之间的 材料不兼容性将降低或消失，而这种不兼容性将导致例如电荷隧道层 和/或电荷存储层内的不利的应力现象。
而且，在根据本发明的器件中，减小了与固态隧道区域相关联的 电子陷阱和其他缺陷的数量。于是，有利地减小了陷阱辅助的泄漏电 流或应力诱导的泄漏电流(SILC)。这将引起改善的电荷保存时间、 耐用性和提高器件可靠性的本征高击穿电压。
电荷隧道区域内的间隙的有益优点是，在工作期间，特别是在器 件的编程和擦除期间，减小了在所述区域中形成陷阱和缺陷。这将减 小工作期间的可靠性问题的发展；例如，阈值电压偏移、击穿现象或 由于泄漏造成的降低数据保存。
在本发明的优选实施例中，间隙延伸通过整个第一层，即实质上 包括间隙的隧道区域。因此，整个隧道区域将受益于以上和以下所述 的所有与间隙相关的优点。而且，如果所述间隙基本上是真空，所述
隧道区域将具有为l的极低k值，而且，它将是与温度无关的，而且在
控制栅极上的操作电压中产生最大的压降。
在另一个实施例中，隧道区域内的间隙可以包括气体或液体，优 选地具有低的极性和极化率，使得它的k值很低。在这个文档中，"气 体"和"液体"包括纯物质或它们的混合物，它们在器件的工作条件 下分别是气态或液态的。这里液体也包括诸如玻璃之类的材料。例如， 像空气、氧气和氢气或像氮气和氩气的惰性气体的气体具有约为l的k
值。像例如乙烷或苯之类的碳氢化合物的无极性有机物质具有约为2
的k值。由于在所述器件的制造期间或之后，不需要维持真空条件，以 这些物质填充间隙可能是有益的。因此，可以在所述间隙的密封之前、 期间或之后确定例如气体或液体压强之类的条件。而且，这种物质可 以用来调整电荷隧道特性。
在本发明的优选实施例中，非易失存储器件具有包括导电材料的 电荷存储层。所述导电材料包括例如金属和它们的合金或诸如多晶硅 之类的(重)掺杂半导体。在这种结构中，根据本发明的隧道层可以 结合在标准工业浮置栅极晶体管器件中，因此简化了设计处理和操作 电路的改变。
在本发明的另一实施例中，非易失存储器件具有其中作为电子或 空穴存储在陷阱中的电荷的绝缘层，以使电荷不能像导电电荷存储区 域那样自由地穿过电荷存储区运动或移动。通常氮化硅层用于捕获电 荷。使用根据本发明的这种电荷捕获原理和隧道区域的器件将具有比 具有导电存储层的器件具有较低的工作电压。另外，由于存储电荷在 电荷存储区域中不能自由运动，根据本发明的电荷隧道区域内缺陷的 存在将导致减小存储电荷的泄漏。因此，器件将具有增强的可靠性。 缺陷的示例可以是在处理期间引入的脏颗粒或其它有害物质。
本发明也提供用于制造非易失性存储器件的方法，包括步骤配
置衬底；在衬底的第一选定部分上沉积牺牲层；在所述牺牲层的选定
部分上形成叠层，所述叠层包括具有电荷存储区域的第一层；并且选
择性地去除牺牲层的第二选定部分，由此在所述第一层和衬底之间形 成间隙。
根据本发明的间隙的形成通过这种方法实现，因为牺牲层的去除 相对于衬底的其它部分和它的组件是选择性地，所述衬底的其它部分 和组件在去除工艺期间是或者将要暴露在环境中的。
而且，该工艺实现了在预定的位置或根据衬底上的预定图形形成 间隙或多个间隙，因为所述牺牲层的形成和/或去除可以采用选择性生 长或图形化技术实现。当意识到在所述去除牺牲层以形成间隙后，堆 叠在所述牺牲层顶部的所有功能器件需要由衬底保持物理支持并附着 在衬底上时，这是重要的。当存储器件需要与例如选择晶体管的其它 电子器件相组合时，这方面的优点是明显的，其中所述其它电子器件 不需要根据本发明的隧道区域。
本方法具有易于工艺集成的优点，因为避免了引入与现有半导体 制造工艺不兼容的高k或低k材料。
在优选实施例中，此方法包括了包括硅和锗的牺牲层的沉积。例
如，可以使用硅锗(SixGei.x)层，其中(Kx〈1。除了表面沉积和图形 化之外，这种层也可以在衬底的预定部分选择性的生长，由此避免了 图形化步骤。而且，这种硅锗层能够采用标准的含氟等离子干法刻蚀 技术刻蚀，这种等离子干法刻蚀技术使用与在半导体制造工艺中经常 使用的其它刻蚀步骤相似的设备和条件。因此启用了容易的工艺集成 和工艺组合以降低工艺数目。
在优选实施例中，将密封间隙。密封所述间隙的优点是在所述间 隙形成之后，如果在后端工艺中执行其它用于形成比如互连的工艺步 骤，所述其它步骤有可能污染或填充所述间隙。
在又一优选实施例中，密封间隙的步骤包括偏移隔离物(offest spacer)的形成。当非易失性存储器件是晶体管器件时，有益地配置 这种偏移隔离物。在这种器件内，将偏移隔离物用于源极和漏极杂质 离子注入。有益地，采用通常用于制作偏移隔离物的材料密封所述间 隙，因为这样密封和隔离物形成的合并步骤减少了工艺时间和成本。
另外，启用了制造工艺中密封步骤的容易实施。
在一个实施例中，在所述间隙密封完成之前，以气体和液体填充 间隙。所述密封之后间隙中气体或液体的存在可能是由于密封步骤工 艺的条件导致的。可替代地，可以通过间隙内的环境由根据需要决定 的方式执行间隙的密封。于是，例如在间隙密封之前，它可以采用毛 细管以选择的具有特殊电特性的液体填充。
在实施例中，存储器件是具有非易失性存储器设备的一部分。例 如，该器件可以是单独的非易失性存储器的部分，在这种情况，可以 使用外围电路用于操作存储器件。例如它可以是包括用于大规模数据 存储的NAND闪存的存储卡的一部分。可替代地，根据本发明的器件 可以是嵌入式存储器的一部分，在这种情况，除了用于操作存储器件 的外围电路外，还集成了其它功能电路。而且，在任何种类的非易失 性存储器中，每个存储器件可以连接到选择装置，所述选择装置提供
到设定尺寸的2或3维阵列的字线和位线的电连接。所述选择装置允许
操作单独的存储器件。例如，所述选择装置可以是二极管或晶体管。


将参考附图进一步解释和说明本发明的这些和其它方面，其中
图l是包括隧道间隙的浮置栅极晶体管的示意性垂直截面图； 图2是在垂直于图1方向上观察的图1器件的示意性垂直截面图3是在具有牺牲层的衬底上的浮置栅极叠层的示意性垂直截面
图4是在垂直于图3方向上观察的图3器件浮置栅极叠层的示意性 垂直截面图5是在覆盖层形成后图3的浮置栅极叠层的示意性垂直截面图； 图6是在垂直于图5方向上观察的图5的叠层的示意性截面图； 图7是采用STI制备的STNOS器件的示意性垂直截面图； 图8是在垂直于图8方向上观察的图7器件的示意性垂直截面图； 图9和10是制造图8中的STNOS单元的两个阶段的示意性垂直截 面图ll是FGfmFET器件的示意性透视图12到15是在制造图ll的FGfmFET期间不同阶段的示意性垂直 截面图；以及图16和17是从垂直方向上观察的STNOSfmFET器件的示
意性垂直截面图。
具体实施例方式
根据本发明，在第一步骤，提供衬底。在本发明的实施例中，名 词"衬底"包括任何在下面的材料或者其上可能或已经形成有器件、 电路或层的材料。半导体衬底的例子是掺杂的硅、砷化镓(GaAs)、 镓砷磷(GaAsP)、锗(Ge)或硅锗(SiGe)。衬底可以包括例如除了 半导体衬底部分之外的二氧化硅或氮化硅。因此，术语衬底也包括-绝缘体上的硅、玻璃上的硅(SOG)、蓝宝石上的硅(SOS)和任何材 料上的硅(SOA)。因此，术语衬底用于概括地限定用于作为感兴趣的 层或部分的基础的层。而且，衬底可以是任何其上形成层的基础，例 如所述层是玻璃或金属层。而且应指出衬底不需要具有平坦的表面。
下面描述的实施例的存储器件中的对应的层或特征具有相似的数字。
如根据本发明的存储器件1的第一实施例，描述了如图1和2所示意 性示出的浮置栅极晶体管器件。这种装置的主要特征包括衬底IO，具 有源极和漏极区域12，形成电荷隧道区域的间隙14 ("隧道间隙")，导 电浮置栅极16，绝缘区域18 (IPD)，导电控制栅极20和密封层34，它 是侧壁隔离物22的一部分。栅极叠层24包括层I6、 18和20。
所述器件可以参照图3和4，通过此后描述的方法制备。在第一步 骤中，配置p型硅半导体衬底10，具有采用浅沟隔离(STI)工艺制备 的场氧隔离26。相邻的隔离部分之间的距离限定了有源硅区域，其中 放置有具有W和L尺寸的晶体管沟道区域。如本领域技术人员所知，
邻近存储器元件可以存在例如选择晶体管之类的其它装置。可替代的， 可以通过例如LOCOS工艺或选择性外延生长工艺配置其它类型的场隔离。
衬底10的选定部分，比如所述有源硅区域可以配置有合适的掺杂
分布(即杂质离子注入)以产生n和/或p型阱或包含抗穿通注入和/或 阈值电压偏移注入的倒转阱(retrograde wdl)。另外，如果需要，例 如对于特殊的存储器类型或工作模式，所有以上提到的掺杂区域可以 包含n型掩埋层，以形成三阱结构。而且，可以在制造方法的这一阶段 配置源极和漏极注入，以形成例如掩埋位线。采用本领域技术人员熟 知的工艺可以配置具有需要剂量的合适杂质离子的所有掺杂分布。
在所述衬底10的顶部上，具有例如5-10nm厚度的牺牲硅锗 (SixGe,—》层28采用选择性外延生长工艺形成在衬底的暴露的有源硅 部分。优选地，层28中的锗含量(l一x)相对高，因为较高的锗含量 导致在所述28层的刻蚀期间对硅的较高的选择性。然而，应注意到， 存在临界的锗含量，超过它之后将会出现由于过高的应力积累造成的 有害的层28从衬底10的分离。例如，在J.Appl.Phys. 83 (1998) 171中， 描述了在SixGe"层中存在临界锗含量作为该层厚度的函数。在这个文 献中，也描述了在牺牲层的顶部配置硅盖层允许使用更高的锗含量， 当制备有具有导电浮置栅极器件包括硅时，这可能是有益的。没有硅 盖层时，可以分别使用低于30、 35、 40、 50或60%的锗含量，用于制 备薄于7、 5、 3.5、 2.2或1.5nm的层。
使用用于硅锗牺牲层28的选择性生长工艺具有以下优势LPCVD 或湿法沉积等非选择性沉积技术，因为不需要执行图形化步骤。在这 个方面，应注意到，所述牺牲层将在后面的部分制造工艺中从衬底中 去除，使允许已构建在牺牲层上的部分层和结构的区域或面积的形成 成为必要，以在所谓的锚点保留到衬底10的物理地附着，从而确保了 器件的完整性。在有益的实施例中，所述硅锗层28的图形化与在方法 的随后阶段中执行的刻蚀步骤组合，于是减少了工艺步骤的数量。
如果在制造工艺的这个阶段需要层28的图形化，它可以采用例如 使用来自诸如CF4或SF6的氟离子的反应离子刻蚀(RIE)的各向异性 等离子刻蚀技术完成。而且，也可以采用各项同性湿法刻蚀，以去除 部分牺牲层。
在层28的顶部上，将第一多晶硅层16沉积到优选的50到400nm之 间的厚度，其中限定了在工艺的后续阶段的存储器件的浮置栅极。所
述沉积优选地由采用例如硅烷气氛的化学气相沉积(CVD)完成。通 过例如向所述硅垸气氛中添加砷或磷的衍生物，可以在所述多晶硅层
16的沉积期间完成具有砷或磷的多晶硅层16的沉积。可替代地，可以
沉积本征多晶硅层，并且经受杂质离子注入工艺。
在可替代的实施例中，浮置栅极可以包括例如包括非晶硅或金属
的其它导电材料。所述金属的例子包括TiN和TaSiN，如本领域技术人 员所知，它们能够采用例如CVD或其它技术沉积。
所述多晶硅层16以狭缝30图形化，以限定和隔离将成为连接到相 同字线但不同位线的浮置栅极晶体管的层16的那些部分。所述刻蚀可 以通过例如等离子RIE完成。
在下一步，IPD层18形成在所述图形化的第一多晶硅层16上。所 述IPD层18可以包括诸如采用例如热生长或LPCVD或等离子增强CVD (PECVD)沉积的二氧化硅之类的绝缘材料。IPD层18优选地包括例 如用于ONO复合物层的其它绝缘材料，它们可以采用本领域技术人员 熟知的方法沉积。所述IPD层18可以具有大约10到30nm的厚度。
在实施例中，IPD层18可以包括采用例如LPCVD技术或快速热化 学气相沉积(RTCVD)工艺沉积的例如八1203、 Hf02、 HfSixOy、 Zr02 或ZrSixOy的高k材料。包括高k材料的所述IPD层18可以沉积为例如5 到30nm的厚度。应注意到，所需厚度与所述层18的组成成分的实际k 值以及需要的控制栅极到浮置栅极的电容耦合相关，同时与诸如数据 保存和可靠性的其它存储单元的优化相关。
在形成IPD层18之后，以例如用于多晶硅层16所描述的特性和方 法沉积第二多晶硅层20。
可替代地，控制栅极可由所述用于浮置栅极16的其它导电材料制备。
在层16、 18和20沉积完成之后，所述层根据由合适的光致抗蚀剂 或硬掩模限定的图案进行各向异性刻蚀，以便限定如图3所示的包括层 16、 18和20的栅极叠层24。硬掩模可以是例如根据标准光刻工艺沉积 和图形化的氮化硅层。叠层24的刻蚀可以使用例如等离子RIE执行。 在此例中，所述RIE刻蚀终止于牺牲层28，但是它也可以终止于衬底 10，使得牺牲层28的材料仅留在栅极叠层24和衬底10之间。
在下一步骤中，在所述栅极叠层完成之后，刻蚀并去除剩余在衬
底上的层28的部分，以如图5和图6所示打开在栅极叠层24和衬底10之 间的所需隧道间隙14。这可以使用各向同性湿法刻蚀或干法刻蚀技术 完成，它相对于在刻蚀之前暴露或在刻蚀期间将要暴露那部分器件， 选择性地去除了层28。例如，所述其它衬底部分包括所有所述栅极叠 层24的暴露层，不仅包括浮置栅极层16和控制栅极层24的多晶硅，而 且包括IPD层18的隔离材料。而且，应当注意，在所述刻蚀期间在沟 道区域位置的衬底体表面材料以及STI 26将暴露，要求也针对这些部 分选择性地刻蚀。也应当清楚，在存储器件是更大器件或电路的一部 分的情况，上述的选择性必须也对所有它们的部分成立。如上所述， 层28针对硅的刻蚀选择性可以通过例如增加牺牲层28中的锗含量提 高。优选的是采用例如化学等离子CF4 RIE之类的干法刻蚀技术，因 为它具有这种益处，即所使用的化学成分和设备使这个步骤能够合并 在与所述栅极叠层24的刻蚀相同的工艺步骤中，于是导致了容易和廉 价的工艺实施。
如果已经存在，可以在衬底10上形成掺杂区域，以制备例如如图 5所示的限定晶体管沟道长度L的自对准轻掺杂漏极(LDD)或中掺杂 漏极(MDD) 32。所述掺杂分布不需要在晶体管沟道的两边相同。而 且，也可以根据需要配置例如漏极和/或源极口袋注入(pocket implants)的其它或另外的掺杂分布。应注意到，这些掺杂步骤可以与 用于形成如果存在在衬底上的外围电路的现有MOS晶体管需要的步 骤合并，从而节省工艺成本和时间。所有表现出需要的剂量的合适的 杂质离子的掺杂分布可以通过使用本领域技术人员熟知的现有工艺配 置。
在接下来的步骤中，密封或关闭隧道间隙14，以在后续的工艺步 骤期间避免填充。例如，所述密封可以通过如图5中所示的衬底和栅极 叠层24上的覆盖层34的沉积实现。为了减少工艺步骤，密封步骤可以 与图1中所示的偏移隔离物22的形成相合并。在那种情况，所述隔离物 22可以通过首先沉积具有IPD层18厚度量级厚度的PECVD二氧化硅层
34制备。然后，将PECVD氮化硅层沉积为例如30-100nm的厚度，以在 等离子体回蚀到例如衬底上的停止层后，形成隔离物22的本体。所述 密封和偏移隔离物形成的结果在图l中示出。相反地，单层密封隔离物 可以由回蚀的30-100nm厚的PECVD氧化硅覆盖层的沉积形成。可替代 地，或者当不需要偏移隔离物时，例如前述的高k材料的其它材料，或 者沉积工艺可以用于密封间隙14。
接下来，隔离物22可以作为用于例如采用己知工艺的高掺杂漏极 (HDD)杂质离子注入的偏移隔离物，从而形成如图l中所示的源极 和漏极区域。
为了完成器件的前端工艺，采用本领域技术人员熟知的例如硅 化，为例如源极区域12和控制栅极20的选定的暴露硅区域配置导电层 38。接下来，使用标准的后端工艺，以完成包含非易失性存储器件的电路。
当与具有氧化硅隧道区域的现有器件相比时，根据第一实施例的 器件将显著地降低工作电压。当考虑到不同的k值和隧道氧化物的隧道
势垒以及隧道间隙时，可以估计降低的工作电压的值。用于隧道间隙 的较高的势垒使能降低隧道层的厚度，以得到标准的工业保存时间。
例如，现有浮置栅极晶体管器件的9nm厚的氧化硅隧道电介质可 以由6mn厚的间隙代替。假设IPD层的相对介电常数kn^为3.9， IPD层 厚度t，为15mn，控制栅极和浮置栅极之间的面积A,为124(T141^2，则 控制栅极和浮置栅极Ccc之间的电容值为k^DAl/tipd是2》10-"F。进一 步假设晶体管沟道长度L为0.2)im，浮置栅极和衬底之间的电容值CcR 为ktrA2/ttr，其中A2-W'L为4'10-"m-2。对于kt尸3.9和厚度tt产9nm的氧化 物隧道区域，CcR为1.5'10"F，而对于kt尸1.0和厚度tt产6nm的隧道间隙， CcK为0.59J(T，。忽略其它寄生电容，由Cccj/(Ccc+CdO给出的控制栅 极耦合因子(a)对于现有的隧道电介质计算为0.65，而对隧道间隙计 算为0.S3。因此，在这个例子中，得到了大约20%的耦合因子的提高， 这可以转换成控制电压类似的降低，由此提高了器件的可缩性。
在另一实施例中，当控制栅极和浮置栅极之间的重叠面积增大 时，控制栅极电压可以进一步降低到由隧道间隙导致的电压之外。例
如，这可以通过使用例如在文献WO 03/096431 Al的实施例中所描^ 的偏移隔离物实现。
在根据本发明的非易失性存储器件的另一实施例中，描述了电荷 捕获晶体管器件(STNOS)。它类似SONOS晶体管器件，区别在于 SONOS器件中的隧道氧化物由STNOS器件中的隧道间隙代替。这个例 子揭示了本发明并不限于浮置栅极晶体管器件的制造。而且，尽管这 种STNOS晶体管是在预先配置的衬底上制备的，其上具有所述用于图 l的浮置栅极晶体管的场氧，本实施例中的STNOS晶体管是结合自对 准STI制备，它的优点通过下面的描述将变得明显。自对准STI也能够
与根据本发明的浮置栅极器件的制造联合使用。
根据本发明的STNOS器件的主要部件在图7和8中示意性地示出， 其中描述这种器件放置于衬底110上，并且在场氧化物STI 126之间。 所述部件包括源极和漏极区域112，源极和漏极延伸132，隧道间隙114， 氮化硅电荷捕获层116，以及顶部上氧化硅电介质层118用于将电荷捕 获层116从导电控制栅极120中分离和绝缘。薄层134、部分侧臂隔离物 122从边上密封所述隧道间隙114。因此相对于现有的图1的浮置栅极晶 体管，电荷捕获层116已经代替了导电浮置栅极16，并且氧化硅绝缘层 118实现了图1中IPD层18的作用。另外注意到图7中的电荷捕获层116 比图1中的浮置栅极层16薄，这降低了存储器件的整体高度以及由此导 致的衬底上的形貌，这将有益于存储器件完成后的处理。
在图7和8中描述和表示的器件可以通过根据本发明的方法制备。 如根据下面的描述将显而易见的那样，所述方法的一些步骤与用于制 备图l的浮置栅极晶体管的相应步骤具有很强的相似性。因此，将仅详 细描述显著不同的工艺步骤或者那些用于描述新的层或特征形成的内 容。
参考图7到10，如用于第一例子的浮置栅极器件所描述的那样， 在衬底110上配置牺牲硅锗层128，所述衬底至少在其部分表面上没有 配置场氧化物隔离，而且可能将其整个硅表面暴露。所述牺牲层具有 小于10nm的厚度，但是优选地，如图9和10所示，厚度在l到5nm之间。
接下来，在包括氮化硅层116的层128的顶部制备叠层125，接着
制备氧化硅绝缘层118和多晶硅层119。如本领域技术人员所知，完整
的叠层例如可以使用CVD技术沉积。氮化硅电荷捕获层116可以例如 具有约6nm的厚度，并且氧化硅绝缘层116可以具有8nm的厚度。层119 可以沉积到50nm厚。
在一个替代的实施例中，如果在层116或例如在它与层118的界面 处的电荷捕获是可能的，层116和118可以由其它绝缘材料制备。也可 以使用能够捕获电荷且包含在单层或叠层形式的其它绝缘材料或它们 的混合物。在一个实施例中，绝缘层118可以按照用于第一实施例中的 浮置栅极晶体管的IPD层所描述的那样制备。
在下一步骤中，采用例如等离子RIE和图形化的光致抗蚀剂或氮 化硅硬掩模130刻蚀叠层125，由此刻蚀向下进行到衬底110的硅，以形 成如图9所示的沟槽131。在这个例子中，也使用所述刻蚀步骤以在不 需要的位置去除牺牲层128， g卩，例如在锚区域，在那里STNOS晶体 管将被物理地支撑并附着到衬底IIO。
使用包括化学机械抛光(CMP)和硬掩模130的任意去除的STI 工艺，用场氧化物填充空的沟槽131，以如图10所示地暴露出第一多晶 硅层119和所得到的STI 126。
下一步，将第二CVD多晶硅层133沉积到这样的厚度，即当加上 多晶硅层119的厚度后，总的多晶硅层厚度等于适合于控制栅极形成的 多晶硅层120的厚度。结果在图10中示出。
在工艺的这点上，图10中的层119和133—起作为层120，所述层 120与图4中的浮置栅极晶体管的第二多晶硅层20相对应。因此，从此 的STNOS的前端工艺的进行与在图4到6中描述的用于第一实施例的 浮置栅极晶体管的工艺相类似。简言之，这意味着在向下刻蚀叠层124 到衬底110之后，形成源极和漏极延伸132，将隧道间隙114刻蚀开，并 且形成具有偏移隔离物122的密封层134。然后，配置源极和漏极112 以及其它掺杂分布。最后，配置硅化物层138以完成前端工艺。使用在 本例中描述的工艺，得到了如图7和8中示出的包括隧道间隙的STNOS 器件，然而它在也在晶体管沟道有源区域和隧道间隙114以及位置140 处的STI126之间具有光滑的边界。这提高了器件的可靠性。自对准工
艺的另一优点是可以得到更高密度的存储器阵列。
根据本发明并如图ll所述的浮置栅极鳍状场效应晶体管
(FGfmFET) 201提供了第三实施例。与前述的实施例之间的差别是 隧道间隙214并没有完全水平的位于衬底210之上，因为由隧道间隙214 包围的有源硅213在层211的表面上形成脊。在本应用的上下文中，认 为有源区域213是衬底的一部分，并且包括隧道间隙214的电荷隧道区 域也布置在衬底和电荷存储区域216之间。这种如图11中所示的器件可 以根据本发明制备，如此后参照图12到15所描述。首先，为在氧化硅 层211上具有厚度例如50nm的晶体硅层213的绝缘体上的硅(SOI)衬 底210配置例如氮化硅的合适的硬掩模215，所述硬掩模215采用例如光 学或电子束光刻形成图形。接下来，使用例如等离子RIE刻蚀所述晶 体管层213以限定将成为图12中所示的FGfinFET器件的鳍状有源硅区 域213。去除留在鳍213顶部的硬掩模215部分，但是在其它实施例中， 它们也可以留在原地，并在后来的阶段去除。应当指出，在所述留下 的硬掩模部分215下的鳍213的有源硅不同于鳍213垂直边上的有源硅， 因为它们具有不同的硅晶向，这可能导致后续步骤中，例如在后面段 落中描述的牺牲层的形成期间的不同。而且，由于例如不同的电荷载 流子迁移率，沿着一个FGfmFET的晶体管沟道中的不同晶向，可以出 现不同的电学行为。
如图13所示，采用选择性的外延生长工艺在鳍213上生长例如硅 锗的牺牲层228。然而，如第一实施例中所描述，也可以使用替代的沉 积技术。在实施例中可以在整个衬底上沉积硅锗层。本领域的技术人 员将能够选择沉积方法，使得附着于鳍213的晶体硅的层215的部分将 结晶，而在衬底210的氧化硅层211的顶部上，它将是非晶态的。这层 228的所述非晶态部分可以使用湿法或干法刻蚀技术，相对于层228的 结晶部分选择性地去除。
然后，使用例如图13和14所示的各向异性等离子RIE沉积和图形 化CVD多晶硅层216，以形成FGfmFET的浮置栅极。为了提高层216 的导电性，采用已知的工艺用合适的杂质离子注入掺杂它。掺杂可以 在层216的刻蚀之前或之后进行。如在本发明的其它例子中所述，层216
可以包括注入金属或金属的合金之类的其它合适的材料。
在下一步骤中，如用于在本发明的第一实施例中的相应的层描述
的那样沉积IPD层218。 IPD层可以是例如蒸汽(steam growth)生长的 氧化硅/PECVD氮化硅和蒸汽生长的氧化硅的交替堆叠，它的总厚度 例如为15nm。在替代实施例中，IPD层可以由其它实施例中所描述的 高k材料构成。
使用与用于第一多晶硅层216相同的沉积工艺，沉积其中将限定 控制栅极的第二多晶硅层220，其厚度优选地在50nm到150nm之间。 完成包括层216、 218和220的栅极叠层224之后的结果在图14中示出。 注意到，当栅极叠层224如图13中所示围绕有源硅鳍213时，它并不一 直平行于衬底。因此，隧道间隙214也不是处处平行于衬底。接下来， 采用各向异性等离子RIE刻蚀刻蚀栅极叠层224，停止在有源硅鳍213 或牺牲层228和层211上，如图14所示。应注意到，图14是图11的 FGfinFET在有源硅鳍213位置处，相对垂直于所述鳍211的延伸方向的 垂直截面图。因此，沿着鳍211的延伸方向的所有材料或层都没有表示 出。在替代的实施例中，按照本发明的第一实施例所描述的进行刻蚀， 但是不限于那些。可以使用所有的能保持图14所描述的栅极形貌不变， 并且对在刻蚀期间暴露或将要暴露的衬底的所有材料和组成有选择性 的刻蚀工艺。
隧道间隙214可以通过选择性刻蚀栅极叠层刻蚀后留下的牺牲层 228部分而打开，它或者仅存在于有源硅鳍213和栅极叠层224之间，或 者在整个有源硅鳍213之上。应注意，如图11所示，所述层228的剩余 部分围绕鳍213，由于前述截面图的原因，它不是直接可见的。优选的 用于去除层228的所述剩余部分的方法是通过在本发明的第一实施例
中描述的干法刻蚀技术。根据图ll，这是明显的，即刻蚀不需要在所 述栅极叠层224和鳍213之间的拐角附近进行，因为它基本上沿着鳍213 延伸的方向从栅极叠层224的边上进行。
现在可以使用本领域技术人员熟知的技术配置LDD或MDD掺杂 区域232和/或掺杂分布。在一个实施例中，在打开隧道间隙214之前配 置这些掺杂分布的这些或部分。
为了避免在随后的处理中填充隧道间隙214，如本发明的第一实 施例中所描述的那样采用工艺将其密封。密封步骤可以与偏移隔离物
形成相合并，它可以由沉积覆盖的具有合适厚度的TEOS基氧化硅层， 之后采用根据标准刻蚀工艺的各向异性刻蚀以得到图15所述的隔离物 222来制备。应注意，尽管没有示出，在本实施例中，如图11所示，所 述隔离物222向下延伸到绝缘体211的表面，不仅覆盖鳍213的顶部，也 覆盖它的边，因此密封了整个隧道间隙214。在另一实施例中，可以使 用现有的包括例如氧化硅和氮化硅的双层偏移隔离物。
接下来，使用杂质离子注入以提高控制栅极层220的电导率，并 在有源硅鳍213内形成源极和漏极区域212。
最后，通过沉积使用现有硅化工艺形成的硅化物层238完成前端 工艺。
在第四实施例中，可以制备例如示意性地在图16和17所示的电荷 捕获fmFET301。所述器件包括围绕在包括电荷捕获层316的隧道间隙 314周围的栅极叠层324，将所述层316从导电控制栅极层320中分离的 绝缘层318。如对于本发明STNOS器件所描述的那样，层316可以例如 包括氮化硅，而层318可以包括氧化硅，以形成STNOSfmFET。
所述STNOSfinFET器件可以根据类似用于制备FGfinFET的工艺 制备。由包括有源硅鳍313的SOI衬底开始，生长例如硅锗的牺牲层 328。接下来，沉积氮化硅层316、氧化硅层318和多晶硅层320。从此， 工艺按照用于FGfinFET的所描述的进行，从由层316、 318、 320限定 的栅极叠层的刻蚀开始，到硅化物层338结束。
尽管参考某些实施例示出和描述了本发明的非易失性存储器件， 本领域的技术人员将能够设计和制备等效物和变型。本发明包括所有 这些等同和变型，而且本发明仅由权利要求所限制。
权利要求
1.一种非易失性存储器件(1，101，201，301)，包括衬底(10，110，210，310)，包括电荷存储区域的第一层(16，116，216，316)，和包括具有间隙的电荷隧道区域的第二层(14，114，214，314)，所述第二层配置在所述衬底和所述第一层之间。
2、 根据权利要求1所述的非易失性存储器件(l， 101， 201， 301)， 其特征在于，所述间隙延伸通过整个电荷隧道区域。
3、 根据权利要求1或2所述的非易失性存储器件(1， 101， 201， 301)，其特征在于，所述间隙包括气体或液体。
4、 根据权利要求1所述的非易失性存储器件(l， 101， 201， 301)， 其特征在于，所述第一层(16， 116， 216， 316)包括导电材料。
5、 根据权利要求1所述的非易失性存储器件(l， 101， 201， 301)， 其特征在于，所述第一层(16， 116， 216， 316)包括电绝缘材料。
6、 一种制造非易失性存储器件(1， 101， 201， 301)的方法， 所述方法包括以下步骤配置衬底(10， 110， 210， 310)，在衬底的 第一选定部分上沉积牺牲层(28， 128， 228， 328)，在所述牺牲层的 第一选定部分上形成包括具有电荷存储区域的第一层(16， 116， 216， 316)的叠层(24， 124， 224， 314)，并且选择性地去除所述牺牲层的 第二选定部分，由此在所述第一层和衬底之间形成间隙。
7、 根据权利要求6所述的方法，其特征在于，所述牺牲层(28， 128， 228， 328)包括硅和锗。 '
8、 根据权利要求6或7所述的方法，其特征在于，所述方法还包 括密封所述间隙的步骤。
9、 根据权利要求8所述的方法，其特征在于，所述非易失存储器 件包括晶体管，并且密封所述间隙的步骤包括形成与所述叠层(24， 124， 224， 324)相邻的偏移隔离物(22， 122， 222， 322)，所述偏移隔离物用于密封所述间隙和定义所述晶体管的源极和漏极杂质注入 (12， 112， 212， 312)的限定。
10、 根据权利要求7所述的方法，其特征在于，在密封步骤完成 之前用气体或液体填充所述间隙。
11、 一种具有嵌入式非易失性存储器的设备，所述非易失性存储器包括根据权利要求1到5中任一项所述的器件(1， 101， 201， 301)。
12、 一种具有独立的非易失性存储器的设备，所述独立的非易失 性存储器包括根据权利要求1到5中任一项所述的器件(1， 101， 201， 301)。
全文摘要
提供一种在隧道电介质层(14，114，214，314)内具有间隙的非易失性存储器件(1，101，201，301)及其制造方法。所述器件在衬底(10，110，210，310)顶部具有叠层，所述叠层包括具有间隙(14，114，214，314)的电荷隧道层，电荷存储层(16，116，216，316)，控制栅极层(20，120，220，320)和在电荷存储层和控制栅极之间的绝缘层(18，118，218，220)。制造通过在部分衬底上沉积牺牲层(28，128，228，328)进行，所述衬底上形成包括电荷存储层、绝缘层和控制栅极层的叠层(24，124，224，324)。随后，去除牺牲层的选定部分，由此在电荷存储区域和衬底之间形成间隙。所述间隙通过沉积密封层(34，134，234，334)保护，以避免另外的处理。这种器件具有降低的工作电压，并且在现有的半导体工艺中可以容易地实现它的制造。
文档编号H01L27/115GK101375373SQ200680052818
公开日2009年2月25日 申请日期2006年12月11日 优先权日2005年12月15日
发明者罗伯图斯·T·F·范沙吉克, 迈克尔·J·范杜里恩 申请人:Nxp股份有限公司