专利名称：：包括增压器板的快闪存储器装置的制作方法
技术领域：
：本发明通常涉及快闪EEPROM(电可擦除及可编程只读存储器)型非易失性半导体存储器，特定来说涉及操作NAND型存储器单元阵列的结构和方法。
背景技术：
：如今所使用的有许多商业上已取得成功的非易失性存储器产品，尤其是呈小形状因数卡形式的产品，其采用快闪EEPROM单元阵列。一个常用快闪EEPROM架构使用NAND阵列，其中通过个别位线("BL")与参考电位之间的一个或一个以上选择晶体管连接大量存储器单元串。NAND阵列在所述技术中众所周知且目前广泛地用于各种消费者装置中。图2A中以平面图显示此阵列的一部分。BL0至BL4(其中BL0至BL3还标记为12至16)代表与整体垂直金属位线(未显示)的扩散式位线连接。尽管每一串内显示四个浮动栅极存储器单元，但个别串在一列内通常包含16、32或更多存储器单元电荷存储元件，例如浮动栅极。标记为WL0至WL3(图2B内标记为P2，沿图2A的线A-A的横截面)的控制栅极(字)线及串选择线SGD及SGS延伸跨越浮动栅极行上的多个串，通常是在多晶硅内(图2B内标记为P1)。然而，对于晶体管40及50，控制栅极和浮动栅极可电连接(未显示)。控制栅极线通常作为自行对准堆迭形成于浮动栅极上，并通过中间介电层19彼此电容性耦合，如图2B中所示。串的顶部及底部共同通过晶体管分别连接到位线及共用源极线，所述晶体管使用从外围电性驱动的浮动栅极材料(P1)作为其有源栅极。浮动栅极与控制栅极之间的此电容性耦合使浮动栅极的电压通过增加与其耦合的控制栅极上的电压而升高。在编程期间通过以下方式对一列内的个别单元加以读取与验证使所述串内的剩余单元接通(其通过在其相应字线上放置相对高电压并在一个选定字线上放置相对较低电压)，使流过每一串的电流主要仅取决于选定字线下的已定址单元中所存储的电荷的电平。通常感测大量平行串的所述电流，以便沿一行平行浮动栅极读取电荷电平状态。在以下美国专利/专利申请案中提供NAND型快闪存储器及其操作的相关实例，所述专利/专利申请案的全文全部以引用方式并入本文中美国专利第5,570,315;5,774,397;6,046,935、6,456,528及6,522,580号。当前快闪EEPROM阵列的电荷存储元件是最常用导电浮动栅极，通常由经掺杂多晶硅材料形成。然而，也可使用具有电荷存储能力的其它材料，其不必是导电性的。此替代材料的实例为氮化硅。此单元在野崎孝明(TakaakiNozaki)等人的文章中予以描述，标题为"用于半导体磁盘应用的具有MONOS存储器单元的l-MbEEPROM(A1-MbEEPROMwithMONOSMemoryCellforSemiconductorDiskApplication)"，1991年4月的IEEE固态电路学刊第26巻第4期，第497至501页。典型非易失性快闪阵列的存储器单元划分成一起擦除的单元的离散区块。即，所述区块含有可作为擦除单元一起单独擦除的最小数目的单元，尽管可在单一擦除操作中擦除多个区块。每一区块通常存储一个或一个以上数据页，所述页是定义为可作为基本编程及读取单元而同时经受数据编程及读取操作的最小数目的单元，尽管在单一操作中可编程或读取多个页。每一页通常存储一个或多个数据区段，所述区段的大小由主机系统来定义。遵循关于磁盘驱动器而建立的标准，一实例是512个字节的用户数据区段，加上某些数目的关于用户数据和/或其中存储所述用户数据的区块的管理信息的字节。如同在大多数集成电路应用中一样，对于快闪EEPROM阵列，还存在縮小实施某些集成电路功能所需的硅衬底面积的压力。一直需要增加硅衬底的给定面积中可存储的数字数据量，以便增加给定尺寸存储器卡及其它类型封装的存储容量，或同时增加容量而减小尺寸。增加数据存储密度的另一方法是每存储器单元电荷存储元件存储多个数据位。此是通过将电荷存储元件的允许电压或电荷存储窗口划分成两个以上的状态而达到。使用四个此类状态允许每一单元存储二个数据位，八个状态允许每一单元存储三个数据位，以此类推。多状态快闪EPROM结构的操作描述于第5,043,940;5，172，338、5,570,315和6,046,935号美国专利中。使用NAND结构的快闪存储器系统的典型架构包含NAND阵列，其中每一阵列包含若干NAND串。例如，图3A仅显示图2A的存储器阵列的三个NAND串11、13及15，所述阵列含有三个以上的NAND串。图3A的NAND串中的每一者均包含两个选择晶体管与四个存储器单元。例如，NAND串11包含选择晶体管20及30以及存储器单元22、24、26及28。NAND串13包含选择晶体管40及50以及存储器单元42、44、46及48。每一串通过其选择晶体管(例如选择晶体管30及选择晶体管50)与源极线连接。使用选择线SGS来控制源极侧选择栅极。通过由选择线SGD控制的选择晶体管20、40等将各NAND串与相应位线连接。在其它实施例中，所述选择线不一定必需为共用的。字线WL3与存储器单元22及存储器单元42的控制栅极连接。字线WL2与存储器单元24及存储器单元44的控制栅极连接。字线WL1与存储器单元26及存储器单元46的控制栅极连接。字线WL0与存储器单元28及存储器单元48的控制栅极连接。如可看到，每一位线及相应NAND串包括存储器单元阵列的各列。字线(WL3、WL2、WL1及WL0)包括所述阵列的各行。每一字线均与所述行中每一存储器单元的控制栅极连接。例如，字线WL2与存储器单元24、44及64的控制栅极连接。图3B为描绘若干NAND阵列的电路图，其中每一阵列由一组共用字线来控制。图2A及3的阵列呈现为图3B中的顶部阵列。如图3B中所示，同一阵列内的每一NAND串(例如11、13)与多个位线12、14...中的一者以及共用源极线连接，并由一组共用字线控制(WL0-WL3)。每一存储器单元均可存储数据(类比或数字)。当存储一个数字数据位(二进制存储器单元)时，所述存储器单元的可能阈值电压的范围划分为两个范围，向各范围指派逻辑数据"1"及"0"。在NAND型快闪存储器的一个实例中，擦除存储器单元后电压阈值为负并被定义为逻辑"1"。编程操作后的阈值电压为正且被定义为逻辑"0"。当阈值电压为负并通过向其控制栅极施加0伏来尝试读取时，存储器单元会传导电流以指示正在存储逻辑一。当阈值电压为正并尝试读取操作时，存储器单元不会接通，其指示存储逻辑零。存储器单元还可存储多级信息，例如，多个数字数据位。在存储多级数据的情形下，将可能阈值电压的范围划分为数据等级的数目。例如，如果存储四个级的信息，便有四个阈值电压范围，每一范围指派给一个数据值。通过多个(即两个以上)阈值电压范围之间的差别化来存储数据的存储器称为多状态存储器。在NAND型存储器的一个实例中，擦除操作后的阈值电压为负并被定义为"11"。正阈值电压用于"10"、"01"及"00"的状态。当编程NAND快闪存储器单元时，向控制栅极施加编程电压且将针对编程而选择的NAND串的通道区域接地(OV)。将来自NAND串下通道区域的电子注入浮动栅极中。当电子在浮动栅极中累积时，所述浮动栅极变为带负电且所述单元的闺值电压升高。为将选定NAND串的通道区域接地，将对应位线接地(O伏)，同时将SGD连接到足够高的电压(通常Vdd处于例如3.3伏)，其高于选择晶体管的阈值电压。为了向正编程单元的控制栅极施加编程电压，将所述编程电压施加在适当的字线上。如上文所论述，字线也与使用相同字线的其它NAND串的每一者中的一个单元连接。例如，当编程图3A的单元24时，也向单元44的控制栅极施加所述编程电压，因为两个单元共享相同字线。当需要编程字线上的一个单元而不编程与所述相同字线连接的其它单元时，例如当需要编程单元24而不编程单元44时，会出现问题。由于将编程电压施加于与字线连接的全部单元，因此可能无意间编程所述字线上的未选定单元(不需要加以编程的单元)。例如，单元44与单元24毗邻。当编程单元24时，担心可能偶然地编程单元44。选定字线上的未选定单元的偶然编程称为"编程干扰"。更一般来说，"编程干扰"用于描述沿正或负方向的任何不需要的阈值电压移位，其可发生在编程操作期间，且不一定限于选定字线。可采用数种技术来防止编程干扰。一种方法是"自增压"("SB")，由徐(K.D.Suh)等人在"具有递增阶跃脉冲编程方案的3.3V32MbNAND快闪存储器(A3.3V32MbNANDFlashMemorywithIncrementalStepPulseProgrammingScheme)"中提出，1995年11月的固态电路学刊第30巻第11期，第1149至55页。在使用SB方案编程期间，未选定NAND串的通道区域与其对应位线电绝缘。随后向所述未选定字线施加中间通过电压(例如IO伏)，同时向选定字线施加高编程电压(例如18伏)。未选定NAND串的通道区域与未选定字线电容性耦合，使电压(例如6伏，假定耦合比率为0.6)存在于未选定NAND串的通道区域内。此所谓的"自增压"减小未选定NAND串的通道区域与施加于选定字线的编程电压之间的电位差。因此，对于未选定NAND串内的存储器单元，尤其对于选定字线上的此类串中的存储器单元，横跨隧道氧化物的电压显著减小，且从而减小编程干扰。关于NAND阵列及增压的更多信息，请参考赫米克(Hemink)的第10/774,014号美国专利申请案，其全文以引用的方式并入本文中。NAND串通常(但非总是)是从源极侧向漏极侧编程，例如，从存储器单元28向存储器单元22。当编程过程准备编程NAND串的最后的(或接近最后的)存储器单元时，如果被禁止串(例如串13)上的全部或大部分先前经编程单元已得以编程，那么先前经编程单元的浮动栅极中具有负电荷。由于浮动栅极上的此负电荷，因此不能完全实行预充电，导致NAND串下通道区域的较低初始电位，且此通道区域的随后自增压的效率也变低。因此，未选定NAND串的通道内的经增压电位可无法升至足够高，且在最后若干字线上可仍存在编程干扰。例如，当向WL3施加编程电压时，如果己编程被禁止串上的单元48、46及44，那么所述存储器单元44、46及48中的每一者均在其浮动栅极上具有负电荷，其将限制自增压过程的增压电平，且可能造成单元42上的编程干扰。鉴于上述问题，荣格(T.S.Jung)等人在"用于大量存储应用的3.3V128Mb多级NAND快闪存储器(A3.3V128MbMulti-LevelNANDFlashMemoryforMassStorageApplications)"中提出局部自增压("LSB")技术作为改良方案，ISSCC96,会议2，快闪存储器，正EE论文TP2.1第32页。在LSB方案中，当向字线WL2施加高编程电压时，为减小或防止关于被禁止串上的存储器单元44的编程干扰，向字线WL1及WL3施加0伏以便关闭存储器单元42及46。然后存储器单元42、46及48的通道区域内的自增压不会影响或至少较少影响存储器单元44内的通道电位。因此，高编程电压Vpgm可将存储器单元44的通道区域的通道电位自增压到一电压电平，所述电压电平高于当其剩余存储器单元42、46及48内的自增压影响存储器单元44的通道区域时所达到的电压电平。此防止对存储器单元24进行编程时的编程干扰。关于自增压及局部自增压的更详细阐释，请参见美国专利第6,107,658号，特别是6至10列中的说明。Tanaka等人的第6,525,964号美国专利说明作为局部自增压的替代方案而提出的另一技术，称为擦除区域自增压("EASB")。EASB与LSB不同，因为EASB并非如在LSB中关闭未选定单元的任一侧上的两个存储器单元以防止编程干扰，其仅关闭未选定单元的源极侧上的存储器单元。例如，在对存储器单元24进行编程时，仅关闭存储器单元46而不关闭存储器单元42，以便防止单元44处的编程干扰。尽管LSB及EASB对于许多应用可能较有利，但当以当前形式使用所述方案时，尤其当新一代装置的存储器单元尺寸不断减小或縮小时，仍会遇到某些问题。因此需要提供改良的增压结构及方案。
发明内容根据本发明制造的NAND存储器装置较少经受编程及读取错误，且同时还可制造得更紧凑。指形物伸展于字线之间而非上方的增压器板提供对操作有利的耦合，而不产生可对操作有害的与字线顶部的过度耦合。毗邻单元间的不需要的耦合的消除最小化电压阈值上方或以下的不合需要的移位。此在紧密间隔的各电平的多级应用中特别重要。同时描述用于制造所述增压器板及使用增压器板的装置的过程。当与独特增压方法组合时，板与方法的组合最小化了其它应用中可能存在的噪声，并在适当时允许使用更低电压电平。此可使干扰最小化。所述方法包含自增压模式、局部自增压模式及擦除区域自增压模式。图1为本发明的实施例的装置100的横截面。图2A为现有技术存储器阵列或装置的平面图，用于提供关于NAND快闪存储器装置如何运作的背景。图2B为图2A内所显示的现有技术存储器阵列的横截面。图3A为图2A及2B内所看到的阵列的电示意图。图3B为绘示如图2A和2B中看到的NAND阵列的许多NAND阵列的电路图，其中每一阵列由一组共用字线控制。图4A为现有技术装置200的横截面。图4B为现有技术装置300的横截面。图5A至5D图解说明处于装置制造期间的各个阶段的装置100。图6A及6B图解说明增压器板110的不同实施例。图6C图解说明用于制造增压器板110的掩模。具体实施例方式一般来说，本发明中使用的增压结构及例程使縮小存储器阵列或结构成为可能，且同时导致在此结构内的更可靠的数据读取及写入。所述结构在需要的地方提供增强的电容性耦合，而同时避免在对操作有害的地方具有增强的电容性耦合的结果。特定来说，与并入有增压器板的现有解决方案比较，控制栅极(字线)电容减小接近80%，这减小字线与字线的耦合及与其相关联的不合需要的噪声。与不采用增压器板的现有解决方案比较，实质上消除了沿字线方向的浮动栅极与浮动栅极的耦合。图1图解说明本发明实施例的存储器结构或装置100的横截面。所述横截面是垂直于字线方向或轴线而截取的，且平行于就图2A中所描述及显示的现有技术而论述的截面A-A。此横截面中图解说明许多控制栅极112，还称为字线。中心字线称为"第n个"字线，并相对于参考字线说明其它字线的位置。一般来说，当下文论述编程操作时，"第n个"字线将表示针对给定操作的选定字线。如图l中可看出，字线112位于浮动栅极110上方。增压器板110的指形物110B定位在字线与浮动栅极之间。增压器板指形物110B从浮动栅极的底部延伸到字线的顶部。图1中指形物并未延伸超过字线112的顶部水平面。换句话说，增压器板110或指形物110B中没有部分位于字线上表面之上或其顶部上。在此实施例或其它实施例中，当从固定参考点(例如衬底或衬底上的层)测量时，指形物可具有高于字线上表面的上表面。然而，此并非意指增压器板及指形物定位于字线上方或之上。增压器板110的底部与浮动栅极110的底部处于相同水平。此可在衬底118的顶部水平118A处，尽管浮动栅极110的底部与衬底118的顶部之间通常可存在多个其它层。所述层还可存在于增压器板110的底部与衬底118的顶部之间。此横截面在阵列中间未与指形物110B连接的位置截取。尽管此横截面中无法看到，但增压器板的指形物全部联结到装置外围的增压器板连结部分，如在图6A及6B中所看到。连结部分可认为是电总线类型。也就是说，整个增压器板110是导电性的，且施加于连结部分的电压将被分配到指形物110B的每一者。图4A图解说明现有装置200的横截面，其与装置100相似，但缺少增压器板。增压器板110的指形物110B导致现有装置200中存在的浮动栅极与浮动栅极的耦合几乎消除。此使干扰最小化，并允许在各种操作中使用较低电压电平，这进一步允许縮小装置。由于装置100中的增压器板110未延伸到字线上方，因此如果有与字线顶部部分的任何耦合则将受限。此与图4B中所示的现有技术装置300形成对比。图4B中，除增压器板以外，此横截面中所图解说明的装置300的部分在结构上类似于图1所示部分。装置300的增压器板111具有存在于字线112的顶部表面上方的实心上部板部分111B。基本上，装置300内的增压器板111像(连续)毯子一样覆盖存储器阵列的字线及浮动栅极。此在板111与控制栅极112及浮动栅极116之间提供高度耦合。然而，如下文将论述，此高度耦合并非有利的，因为其大幅提高总体字线或控制栅极电容。如在表M.2中可看到，装置300内的总控制栅极电容比装置200高78%，比体现本发明的装置100高42。/。。控制栅极("CG")耦合使在读取及写入操作中存在噪声问题，且因此不合需要。此在其中误差程度极低并且会越来越低的多级存储器中尤其成问题。另外，将来自过度控制栅极耦合的噪声及干扰最小化是减小规模并增加所述快闪装置的容量的关键。下表M.l显示本发明的装置100对现有技术装置200及300的相对浮动栅极("FG")电容值。如可看出，FG-FG耦合及FG-CG耦合沿字线方向减小至零百分比。由于总体电容增加，沿位线("BL")方向的FG-FG耦合也稍微减小。<table>tableseeoriginaldocumentpage12</column></row><table>CBL方向)下表M.2图解说明本发明的装置100对现有技术装置200及300的CG电容值。如在表M.2中可看到，装置300内的总控制栅极电容比装置200高78%，比体现本发明的装置100高42%。如以上所提及，此电容的大幅增加在读取及写入操作中存在噪声问题，且因此不合需要。<table>tableseeoriginaldocumentpage12</column></row><table>为有助于了解本发明的操作及优点，下表中显示用于读取操作中的电压的某些实例。应了解其仅为说明性实例或实施例，且本发明当然可使用其它值。Vplate是施加于增压器板110的电压。读取操作期间情形l:<table>tableseeoriginaldocumentpage13</column></row><table>情形2中，P优选地为大约0.5伏。情形2的操作使读取干扰问题最小化，因为当Vplate电位提高P时，未选定WL上的Vpass值可减小至使对未选定WL的Vread干扰效应消除或至少最小化的电平。由于增压器板指形物与存储器单元浮动栅极之间的电容性耦合效应，此减小成为可能。编程操作可以许多不同方式对装置IOO的存储器单元加以编程。操作期间，例如对于编程操作，可针对不同单元或浮动栅极以不同的电压电平向增压器板110施加偏压。且当然，选定字线(及相关联选定浮动栅极)及未选定字线的电压电平亦可改变。使用增压器板110(其指形物110B不会升至字线表面的上水平面或表面以上)可提供比现有装置，例如装置300，更加准确及有效的增压控制。现在将描述自增压("SB"赠式、局部自增压("LSB")模式及擦除区域自增压模式("EASB")。其它变化形式及模式也可与本发明的结构一起使用。当前，SB及EASB模式优选地用于装置100内。自增压模式以下针对两种不同情形或情况显示SB模式期间的Vplate偏压电位的实例。表SB1编程操作期间-SB模式(自增压)情形1:<table>tableseeoriginaldocumentpage14</column></row><table>用Vpass电压电平对增压器板IIO施加偏压提供极高自增压电位。表SB2<table>tableseeoriginaldocumentpage14</column></row><table>尽管用Vpass电压电平对增压器板施加偏压提供良好自增压，但为了使可由施加于未选定字线的Vpass电压引起的干扰最小化，需要使Vpass电平最小化。通过将施加于增压器板的电压Vplate增加某数量a,可减小Vpass电平。此是由于增压器板与单元浮动栅极之间的耦合。优选地，在当前实施例中a为大约0.5伏，但其范围可高达数伏。基于装置的特定结构来选择a,以便将Vpass干扰效应最小化或消除。如从下表中可看出，与现有装置200比较，两种自增压情形均允许减小编程电压Vpgm，同时仍对浮动栅极施加相同电压(例如10v)。如以上所提及，此有利于减小干扰及其它不合需要的耦合效应。表SB3<table>tableseeoriginaldocumentpage15</column></row><table>局部自增压模式虽然SB模式及EASB模式是优选的，但也可将LSB模式实施于装置100内或与其一起使用。LSB模式中，未向增压器板施加正电压，以便将选定单元与其它单元隔离。表LSB1<table>tableseeoriginaldocumentpage16</column></row><table>擦除区域自增压模式在EASB模式中，增压器板电压可取决于正在进行编程的字线而改变。对施加于不同字线及增压器板上的电压的可能变化没有限制，特别是给定NAND串及相关联字线内的单元数目倾向于随时间而增加时。然而，某些实例将提供具有32个字线的单元。一个实例中，施加于各种字线的Vpgm电压可从第一字线线性升高或降低到最后字线("WL")。另一实例中，对于较低WL，例如WL0至WL3，当在Vpgm下加以编程时，增压器板电压Vplate的范围可高达Vpass值。对于中间WL，例如WL4至WL27,当在Vpgm下加以编程时，增压器板电压Vplate等于或约等于Vread值。对于较高WL，例如WL28至WL31，当在Vpgm下加以编程时，增压器板电压Vplate可等于或约等于OV值。EASB情形1EASB情形1中，可将大约Vread的电压放置于增压器板110上，如在下表中所看到。与缺少增压器板的现有设计200相比，Vpgm电平较小。同样，此对于减少干扰及其它不合需要的耦合较为有利。表EASB1.1<table>tableseeoriginaldocumentpage17</column></row><table>EASB情形2EASB模式的情形2在EASB情形1上加以改良，且是优选的EASB模式。此是由于较低编程电压可用于许多编程操作。虽然某些实例中使用较高编程电压，但与不采用增压器板的装置200所用模式相比，总体上，此EASB编程模式与当前增压器板110—起使用符合需要。<table>tableseeoriginaldocumentpage18</column></row><table>表EASB2.3200选定单元FG电压=VPGM1xCcg/Cfgtotal20vx0.5=10v100情形2WLO选定单元FG电压=VPGM2xCcg/Cfgtotal+VPASS2xCsp/Cfgtotal16.7vx(0.5/1,16)+8x(0.3/1.16)=10v100情形2WLcen选定单元FG电压=VPGM2xCcg/Cfgtotal+VPASS2xCsp/Cfgtotal19.2vx(0,5/1.16)+5x(0.3/1,16)=10v100情形2WLmax选定单元FG电压=VPGM3xCcg/Cfgtotal+(VPASS3+a)xCsp/Cfgtotal23.2vx(0.5/1.16)+0x(0.3/1.16)=10v制造本发明的装置IOO及其它实施例可用许多方式来制造。以下出于说明性目的描述一种制造此装置的方法。图5A至5D图解说明处于装置制造期间各阶段中的装置100。标准NAND制造过程用于在沉积于所述结构上的硼磷硅玻璃("BPSG")层150下面制造存储器阵列结构，如图5A所示。沉积后有两种选项。选项1中，不执行抛光。选项二中，BPSG层经受化学机械抛光("CMP")。CMP后在栅极结构上留下大约1000埃的层。在图5B中看到所产生的结构。接下来，在蚀刻BPSG层150以移除氧化物之前，应用掩模。一旦掩模就位，就蚀刻氧化物。可实施任何已知蚀刻方法，但反应离子蚀刻或HF蒸汽蚀刻是优选的。将移除大约7000埃的BPSG，但SG区域内将保留完整氧化物岛，并在外围留下完整氧化物以使外围电路保持完整。然后移除掩模的光致抗蚀剂并清洗所述结构，然后执行后势垒SiN氧化步骤。图5C中显示所产生的结构。接下来，在所述结构上制造具有如图6C内所示的图案的掩模。执行RIE或HF湿式蚀刻或等效方案，并在字线区域内蚀刻BPSG。如果使用RIE，字线侧面将具有氧化硅，并且可控制氧化物的底部厚度。在HF蚀刻情形中，蚀刻二氧化硅并且特定实施例中可沉积额外电介质。视需要，蚀刻后可沉积大约五毫微米的SiN或SiO厚层。接下来，沉积一层钨或多晶(poly)或另一等效材料。例如，此层厚度大约为500埃。接着将其化学机械抛光至栅极势垒氮化物的层级。然后执行TEOS沉积。之后，制造(图案化及蚀刻)用于位线接点154及外围接点158的(光刻)接点掩模图案。另一选择为，可使用二步骤掩模及掩模蚀刻过程，而非一步骤过程。之19后，沉积并回蚀另一钨或多晶层。接着制造用于金属层的另一掩模，并执行TEOS蚀刻。沉积金属(钨、铝或铜等)，且然后进行化学机械抛光。在图5D中可看到所产生的结构。可在各存储器单元之间看见增压器板110。图6A及6B图解说明增压器板110的不同实施例。如先前所提及，增压器板IIO包括指形物IIOB及连结或连接部分IIOA。板110与增压器板晶体管120连接，并依次与装置的控制电路连接。权利要求1、一种在快闪存储器装置中使用的方法，所述快闪存储器装置具有NAND架构的晶体管串，所述NAND架构包括第一选择栅极、多个浮动栅极及第二选择栅极，所述方法包括提供垂直于所述串的轴线的多个字线，所述多个字线的每一字线位于所述串的浮动栅极上方；及提供增压器板，其包括多个指形物以及连结所述指形物的部分，所述指形物平行于所述字线伸展并且定位于毗邻字线之间而非其上方；及通过向多个未选定字线及所述增压器板施加读取电压电平来读取存储在选定字线下的浮动栅极上的电荷，所述读取电压电平小于在缺少所述增压器板及施加于其的所述读取电压电平情况下原本所需的电压电平。2、一种在快闪存储器装置中使用的方法，所述快闪存储装置具有NAND架构的晶体管串，所述NAND架构包括第一选择栅极、多个浮动栅极及第二选择栅极，所述方法包括提供垂直于所述串的轴线的多个字线，所述多个字线的每一字线位于所述串的浮动栅极上方；及提供增压器板，其包括多个指形物以及连结所述指形物的部分，所述指形物平行于所述字线伸展且定位于毗邻字线之间而非覆盖所述字线的上表面；及通过向多个未选定字线施加读取电压并向所述增压器板施加等于或大于所述读取电压的电压来读取存储于选定字线下的浮动栅极上的电荷，所述读取电压小于在缺少所述增压器板及施加于其的所述读取电压电平情况下原本所需的电压。3、一种在快闪存储器装置中使用的方法，所述快闪存储器装置具有NAND架构的晶体管串，所述NAND架构包括第一选择栅极、多个浮动栅极及第二选择栅极，所述方法包括提供垂直于所述串的轴线的多个字线，所述多个字线的每一字线位于所述串的浮动栅极上方；及提供增压器板，其包括多个指形物以及连结所述指形物的部分，所述指形物平行于所述字线伸展且定位于毗邻字线之间而非其上方。4、一种在快闪存储器装置中使用的方法，所述快闪存储器装置具有NAND架构的晶体管串，所述NAND架构包括第一选择栅极、多个浮动栅极及第二选择栅极，所述方法包括提供垂直于所述串的轴线的多个字线，所述多个字线的每一字线位于所述串的浮动栅极上方；及提供增压器板，其包括多个指形物以及连结所述指形物的部分，所述指形物平行于所述字线伸展且定位于毗邻字线之间而非其上方；及通过向选定浮动栅极上方的字线施加第一电压电平，同时向未选定字线施加小于所述编程电压的第二电压电平且同时还向所述增压器板施加大于或等于所述第二电压电平但小于所述第一电压电平的第三电压电平来编程所述选定浮动栅极。5、如权利要求4所述的方法，其中提供所述增压器板及向所述增压器板施加所述第三电压电平减小了假如未提供所述增压器板且未施加所述第三电压电平情况下在所述选定浮动栅极内产生给定电荷所需的所述第一电压电平。6、一种减小编程快闪存储器装置的单元所需的编程电压电平的方法，所述快闪存储器装置包括存储器单元串，所述串包括多个浮动栅极，所述方法包括提供垂直于所述串的轴线的多个字线，所述多个字线的每一字线位于所述串的浮动栅极上方；提供增压器板，其包括多个指形物以及连结所述指形物的部分，所述指形物平行于所述字线伸展且定位于毗邻字线之间而非覆盖所述毗邻字线；向定位于选定浮动栅极上方的所述多个字线的字线施加所述编程电压；在施加所述编程电压的同时用所述增压器板向所述选定浮动栅极施加第二电压，在所述增压器板处施加的所述第二电压减小编程所述单元所需的所述编程电压的电平。7、如权利要求6所述的方法，其进一步包括向定位于一个或一个以上未选定浮动栅极上方的所述字线施加第三电压，所述第三电压的电平小于所述第二电压的电平。8、一种在具有NAND架构的装置的快闪存储器中使用的方法，所述NAND架构具有包括第一选择栅极、多个浮动栅极及第二选择栅极以及垂直于所述串的轴线的字线的晶体管串，所述多个字线的每一字线位于所述串的浮动栅极上方，所述方法包括提供增压器板，其包括多个指形物以及连结所述指形物的部分，所述指形物平行于所述字线伸展且定位于毗邻字线之间而非其上方；及向选定字线施加具有第一电压电平的编程电压，所述第一电压电平取决于所述字线在所述串中的位置；向所述增压器板施加偏压电压，所述偏压电压具有第二电压电平，所述第二电压电平取决于所述选定字线在所述串中的位置。9、如权利要求8所述的方法，其中如果所述选定字线为第一字线，那么所述偏压电压等于Vpass。10、如权利要求8所述的方法，其中如果所述选定字线为最后字线，那么所述偏压电压等于零伏。11、如权利要求8所述的方法，其中如果所述选定字线位于所述串的中心，那么所述偏压电压等于Vread。12、如权利要求8所述的方法，其中所述第一电压电平从所述串内的第一位置线性递增到最后位置。13、如权利要求12所述的方法，其中所述增压器板偏压电压从所述串内的最后位置线性递增到第一位置。14、如权利要求8所述的方法，其中所述第一电压电平及所述增压器板偏压电压中的一者随所述串内位置的增加而下降，而另一者升高。15、一种减小编程快闪存储器装置的浮动栅极所需的编程电压电平的方法，所述快闪存储器装置包括存储器单元串，所述串包括多个浮动栅极，所述方法包括提供垂直于所述串的轴线的多个字线，所述多个字线的每一字线位于所述串的浮动栅极上方；提供增压器板，其包括多个指形物以及连结所述指形物的部分，所述指形物平行于所述字线伸展且定位于毗邻字线之间而非覆盖所述毗邻字线；向定位于选定浮动栅极上方的所述多个字线的一选定字线施加所述编程电压；在施加所述编程电压的同时用所述增压器板向所述选定浮动栅极施加第二电压，在所述增压器板处施加的所述第二电压减小编程所述选定的多个字线中的至少一个字线的所述浮动栅极所需的所述编程电压的电平。16、一种快闪存储器装置，其由衬底形成，所述装置包括NAND架构的晶体管串，所述NAND架构包括第一选择栅极、多个浮动栅极及第二选择栅极；多个字线，其垂直于所述串的轴线，所述多个字线的每一字线位于所述串的浮动栅极上方；及增压器板，其包括多个指形物以及连结所述指形物的部分，所述指形物平行于所述字线伸展且定位于毗邻字线之间，所述多个字线具有距给定参考点大约距离x的顶部表面，所述多个指形物具有同样距所述给定参考点的上表面大约距离x的顶部表面。17、如权利要求16所述的快闪存储器装置，其中所述多个指形物的所述指形物在所述字线下方的浮动栅极之间延伸。18、如权利要求17所述的快闪存储器装置，其中所述指形物延伸到所述衬底的上表面，且从而从所述浮动栅极的底部表面延伸到所述字线的所述顶部表面。19、如权利要求16所述的快闪存储器装置，其中在所述装置的操作期间对所述增压器板施加偏压以使干扰效应最小化。20、一种快闪存储器装置，其由衬底形成，所述装置包括NAND架构的晶体管串，所述NAND架构包括第一选择栅极、多个浮动栅极及第二选择栅极；多个字线，其垂直于所述串的轴线，所述多个字线的每一字线位于所述串的浮动栅极上方；及增压器板，其包括多个指形物以及连结所述指形物的部分，所述指形物定位于所述字线之间并且平行于所述字线伸展而非覆盖所述字线的上表面。21、一种快闪存储器装置，其由衬底形成，所述装置包括NAND架构的晶体管串，所述NAND架构包括第一选择栅极、多个浮动栅极及第二选择栅极；多个字线，其垂直于所述串的轴线，所述多个字线的每一字线位于所述串的浮动栅极上方；及增压器板，其包括定位于所述毗邻字线之间的多个指形物以及连结所述指形物的部分，其中所述增压器板不存在于所述字线的上表面上方。全文摘要本发明揭示一种并入有独特增压器板设计的NAND快闪存储器装置。在读取及编程操作期间给所述增压器板施加偏压，且在许多情形中与浮动栅极的耦合减小编程及读取存储于所述栅极内的电荷所需的电压电平。所述增压器板还屏蔽浮动栅极之间的不合需要的耦合。与所述独特增压器板一起使用的自增压、局部自增压及擦除区域自增压模式进一步改善读取/写入可靠性及准确度。因此，根据本发明可实现更紧凑及可靠的存储器装置。文档编号H01L27/115GK101449380SQ200680053203公开日2009年6月3日申请日期2006年2月17日优先权日2005年12月27日发明者东谷雅明,图安·法姆,格里特·简·赫民克申请人:桑迪士克股份有限公司