专利名称：具有压缩的器件隔离结构的半导体器件的制作方法
技术领域：
本发明涉及一种存储器件。更具体而言，本发明涉及一种半导 体器件以及一种用于制造所述半导体器件的方法，所述半导体器件具 有载流子迁移率得到改善的改进型器件隔离结构。
背景技术：
一般而言，集成电路("IC")的制造商已经縮小器件的尺寸 以便于提高构成IC的器件(例如，晶体管)的工作速度。虽然縮小 的器件可以高速工作，但是对于晶体管的性能存在不利的影响，其称 为短沟道效应("SCE")，例如，源极/漏极区的击穿电压的降低、 结电容的增加以及临界电压的不稳定性。
提高器件工作速度的技术已经从縮小器件的尺寸改变为改善晶 体管的载流子迁移率并且降低器件的SCE。晶体管的载流子迁移率可 以借助使半导体器件应变来加以改善。当应力施加至晶体管以改善n 型金属氧化物半导体("NM0S")晶体管以及p型金属氧化物半导体 ("PMOS")晶体管的工作特性时，拉伸应力及压縮应力分别沿着器 件的沟道方向施加。首先，曾经有人尝试借助根据晶体管的类型而施 加不同的应力以改善载流子迁移率。换言之，所述应力可以根据在栅 极间隙壁的形成过程中用于栅极间隙壁的沉积材料及沉积条件而调 整。然而，由于栅极材料已经从"硬的"硅化钨层改变为"软的" 钨层，所以所述栅极材料起到抵抗施加到栅极结构上的应力的缓冲作 用。于是，将所要的应力施加至晶体管是困难的。此外，利用硅锗源 极/漏极区或利用绝缘体上硅("SOI")基板来改善器件的载流子迁 移率的成本是相当大的。
发明内容
本发明的实施例涉及半导体器件，所述半导体器件具有载流子 迁移率得到改善的改进型器件隔离结构。根据一个实施例，所述改进
型器件隔离结构具有上部器件隔离结构以及下部器件隔离结构的叠 层结构，其中所述上部器件隔离结构的压縮应力大于所述下部器件隔
离结构的压縮应力。
在本发明的一个实施例中， 一种半导体器件包括下部器件隔 离结构，其形成在半导体基板中以限定有源区，所述下部器件隔离结 构具有第一压縮应力；上部器件隔离结构，其设置在所述下部器件隔 离结构之上，所述上部器件隔离结构具有大于所述第一压縮应力的第 二压縮应力；以及栅极结构，其设置在相邻的上部器件隔离结构之间 的有源区之上。
在一个实施例中， 一种半导体器件包括下部器件隔离结构， 其形成在半导体基板中以限定有源区，所述半导体基板具有PMOS区 以及n型金属氧化物半导体("NMOS")区，所述下部器件隔离结构 具有第一压縮应力；P型上部器件隔离结构，其在所述PMOS区中设
置在所述下部器件隔离结构之上，所述p型上部器件隔离结构具有大
于所述第一压縮应力的第二压縮应力；以及N型上部器件隔离结构， 其在所述NMOS区中设置在所述下部器件隔离结构之上，所述N型上 部器件隔离结构具有小于所述第一压縮应力的第三压縮应力。
根据本发明的另一实施例， 一种用于制造半导体器件的方法包 括在半导体基板中形成器件隔离结构以限定有源区；蚀刻掉所述器 件隔离结构的规定厚度以形成凹部，所述凹部限定具有第一压縮应力 的下部器件隔离结构；在包含所述凹部的半导体基板之上形成栅极导 电层以及栅极硬掩模层；利用栅极掩模来图案化所述栅极硬掩模层以 及所述栅极导电层，以在所述半导体基板之上形成栅极结构，其中规 定厚度的栅极导电层保留在所述下部器件隔离结构之上；以及氧化所 述保留的栅极导电层以形成上部器件隔离结构，所述上部器件隔离结 构具有大于所述第一压縮应力的第二压縮应力。
在另一实施例中， 一种用于制造半导体器件的方法包括在半 导体基板中形成器件隔离结构以限定有源区，所述半导体基板具有
PMOS区以及NMOS区；蚀刻掉所述器件隔离结构的规定厚度以形成凹 部，所述凹部限定具有第一压縮应力的下部器件隔离结构；在包含所
述凹部的半导体基板之上形成栅极导电层以及栅极硬掩模层；利用栅
极掩模来图案化所述栅极硬掩模层以及所述栅极导电层，以在所述半 导体基板之上形成栅极结构，其中所述栅极导电层保留在所述下部器
件隔离结构之上；蚀刻掉所述下部器件隔离结构之上所保留的栅极导 电层的规定厚度；以及氧化所述下部器件隔离结构之上的栅极导电 层，以在所述PMOS区中形成上部器件隔离结构，所述上部器件隔离 结构具有大于所述第一压縮应力的第二压縮应力。
图1是根据本发明一个实施例的半导体器件的简化横截面图。 图2是根据本发明另一实施例的半导体器件的简化横截面图。 图3a至3f是简化横截面图，示出根据本发明一个实施例的一
种用于制造半导体器件的方法。
图4a与4b是简化横截面图，示出根据本发明另一实施例的一
种用于制造半导体器件的方法。
图5a至5f是简化横截面图，示出根据本发明另一实施例的一
种用于制造半导体器件的方法。
具体实施例方式
本发明涉及一种半导体器件以及一种用于制造所述半导体器件 的方法，所述半导体器件具有载流子迁移率得到改善的改进型器件隔 离结构。所述改进型器件隔离结构具有压縮应力不同的上部器件隔离 结构以及下部器件隔离结构的叠层结构。换言之，PMOS区中的上部 器件隔离结构的压縮应力大于下部器件隔离结构的压縮应力。此外， NMOS区中的上部器件隔离结构的压縮应力小于下部器件隔离结构的 压縮应力。于是，由于将不同的应力施加至MOS晶体管及PMOS晶体 管，所以所述改进型器件隔离结构提供改善的器件载流子迁移率。
图1是根据本发明一个实施例的半导体器件的简化横截面图。
半导体器件包含器件隔离结构120以及栅极结构197。器件隔离结构 120包含下部器件隔离结构115以及上部器件隔离结构117的叠层结 构，器件隔离结构120形成于半导体基板110中，以限定有源区110a。 栅极结构197包含栅极电极193以及栅极硬掩模层图案195的叠层结 构，栅极结构197设置在有源区110a之上。此外，栅极绝缘膜160 设置在栅极结构197以及下面的有源区110a之间。在本发明的一个 实施例中，上部器件隔离结构117由多氧化物膜所形成，多氧化物膜 具有比例如高密度等离子体("HDP")氧化物膜等常规器件隔离结 构的压縮应力更大的压縮应力。于是，由上部器件隔离结构117所提 供的压縮应力施加至栅极结构197之下的半导体基板110上，由此改 善器件的载流子迁移率。此外，半导体基板IIO位于PMOS区中。在 另一实施例中，下部器件隔离结构115选自由旋涂电介质("SOD") 氧化物膜、HDP氧化物膜及其组合所构成的群组。为了改善空隙填充 特性，下部器件隔离结构115包含S0D氧化物膜以及HDP氧化物膜的 叠层结构。
图2是根据本发明另一实施例的半导体器件的简化横截面图， 其中图2 (i)是在PMOS区中的横截面图，而图2 (ii)是在n型金 属氧化物半导体("NMOS")区中的横截面图。半导体器件包含器件 隔离结构220、栅极绝缘膜260以及栅极结构297。器件隔离结构220 形成于半导体基板210中以限定有源区210a，半导体基板210具有 PM0S区以及NM0S区。栅极结构297包含栅极电极293以及栅极硬掩 模层图案295的叠层结构，栅极结构297设置在有源区210a之上。 栅极绝缘膜260设置在栅极结构297以及下面的有源区210a之间。 在本发明的一个实施例中，PMOS区中的器件隔离结构220包含下部 器件隔离结构215以及上部器件隔离结构217的叠层结构。PMOS区 中的上部器件隔离结构217由多氧化物膜所形成，多氧化物膜具有比 例如HDP氧化物膜等常规器件隔离结构的压縮应力更大的压缩应力。 于是，由上部器件隔离结构217所提供的压縮应力施加至栅极结构 297之下的半导体基板210上，由此改善器件的载流子迁移率。在NMOS 区中，器件隔离结构220包含下部器件隔离结构215以及上部器件隔
离结构219' 。NM0S区中的上部器件隔离结构219'由氮化物膜所形成， 氮化物膜具有比例如HDP氧化物膜等常规器件隔离结构的压縮应力 或PMOS区中的上部器件隔离结构217的压縮应力更小的压缩应力。 于是，由上部器件隔离结构219所提供的压縮应力在NMOS区中的栅 极结构297之下的半导体基板210处被减小。于是，器件的载流子迁 移率可以在PMOS区以及NMOS区中同时得到改善。在另一实施例中， PMOS区中的上部器件隔离结构217的厚度范围是从大约50A至大约 300A。此外，下部器件隔离结构215选自由SOD氧化物膜、HDP氧化 物膜及其组合所构成的群组。为了改善空隙填充特性，下部器件隔离 结构215包含SOD氧化物膜以及HDP氧化物膜的叠层结构。
图3a至3f是简化横截面图，示出根据本发明一个实施例的一 种用于制造半导体器件的方法，其中图3a (i)至3f (i)是PMOS 区中的横截面图，而图3a(ii)至3f (ii)是NMOS区中的横截面图。 用于器件隔离的沟槽(未显示)借助浅槽隔离("STI")方法而形 成于具有垫绝缘膜(未显示)的半导体基板310中。半导体基板310 包含PMOS区以及NMOS区。用于器件隔离的绝缘膜(未显示)形成于 制品的整个表面之上(即，在沟槽以及半导体基板310之上)，以填 充用于器件隔离的沟槽。抛光用于器件隔离的绝缘膜，直到垫绝缘膜 露出以形成限定有源区310a的器件隔离结构320为止。在本发明的 一个实施例中，用于器件隔离的绝缘膜选自由SOD氧化物膜、HDP氧 化物膜及其组合所构成的群组。为了改善空隙填充特性，用于器件隔 离的绝缘膜包括SOD氧化物膜以及HDP氧化物膜的叠层结构。SOD氧 化物膜借助旋转填充方法而形成。
请参照图3b与3c，蚀刻掉器件隔离结构320的规定厚度，以形 成限定下部器件隔离结构315的凹部330。移除垫绝缘膜以露出半导 体基板310。栅极绝缘膜360形成于露出的半导体基板310之上。栅 极导电层365形成于包含凹部330的制品的整个表面上(即，在下部 器件隔离结构315以及栅极绝缘膜360之上)。栅极硬掩模层390 形成于栅极导电层365之上。在本发明的一个实施例中，蚀刻掉的器 件隔离结构320的规定厚度范围是从大约IOA至大约2，000A。此外，
栅极导电层365包括下部栅极导电层370以及上部栅极导电层380 的叠层结构。下部栅极导电层370由多晶硅层所形成。上部栅极导电 层380选自由钛(Ti)层、氮化钛(TiN)膜、钩(W)层、铝(Al) 层、铜(Cu)层、硅化钨(WSix)层及其组合所构成的群组。
请参照图3d与3e，利用栅极掩模(未显示)而图案化栅极硬掩 模层390以及栅极导电层365，以形成栅极结构397，栅极结构397 包含栅极硬掩模层图案395以及栅极电极393的叠层结构。在用于形 成栅极结构397的工序期间，将留在下部器件隔离结构315之上的栅 极导电层370与栅极电极393分隔开。使栅极结构397以及留在下部 器件隔离结构315之上的栅极导电层370的侧壁氧化，以形成上部器 件隔离结构317。在本发明的一个实施例中，调整栅极导电层370的 蚀刻选择性，以获得厚度相当薄的留在下部器件隔离结构315之上的 栅极导电层370。由于留在下部器件隔离结构315之上的薄栅极导电 层370的缘故，所以在后续的氧化工序中氧化后的栅极导电层370 不会突出到有源区310a之上。此外，上部器件隔离结构317由体积 增大的多氧化物膜所形成，从而将由上部器件隔离结构317所提供的 压縮应力施加至栅极结构397之下的半导体基板310上。由于压縮应 力的缘故，PMOS区中的晶体管的载流子迁移率得到改善。于是，晶 体管的工作特性可以得到改善。
请参照图3f ，光阻膜(未显示)形成于制品的整个表面之上(即， 在半导体基板310及PMOS区以及NMOS区中的器件隔离结构320之 上)。利用栅极掩模而曝光与显影光阻膜，以形成露出上部器件隔离 结构317的光阻膜图案335。可进一步氧化露出的上部器件隔离结构 317，以便于增大上部器件隔离结构317的体积。在本发明的一个实 施例中，光阻膜由负光阻膜所形成。
图4a与4b是简化横截面图，示出根据本发明另一实施例的一 种用于制造半导体器件的方法。在此，图4a (i)与4b (i)是PMOS 区中的横截面图，而图4a(ii)与4b(ii)是NMOS区中的橫截面图。
请参照图4a与4b，光阻膜(未显示)形成于图3f中所示的制 品之上。利用限定NMOS区的掩模而曝光与显影光阻膜，以形成露出
NMOS区的光阻膜图案440。移除在NMOS区中露出的图3f中所示的上 部器件隔离结构317，以在NMOS区中形成限定下部器件隔离结构415 的凹部430。移除覆盖PMOS区的光阻膜图案440以及覆盖有源区410a 的光阻膜图案435。绝缘膜419形成于包含凹部430的制品的整个表 面之上(即，在栅极结构497、有源区410a以及PMOS区以及NMOS 区中的器件隔离结构420之上)，以在NMOS区中形成上部器件隔离 结构419'。在本发明的一个实施例中，上部器件隔离结构419'由氮 化物膜所形成，氮化物膜比例如HDP氧化物膜等常规器件隔离结构更 软。上部器件隔离结构419'的厚度范围是从大约50A至大约300A。 于是，与HDP氧化物膜的器件隔离结构相比，NMOS区中的器件隔离 结构420可以相对地减小施加到栅极结构497之下的半导体基板410 上的压縮应力。于是，PMOS区以及NMOS区中的载流子迁移率同时得 到改善，由此改善晶体管的工作特性。
图5a至5f是简化横截面图，示出根据本发明另一实施例的一 种用于制造半导体器件的方法，其中图5a (i)至5f (i)是PMOS 区中的横截面图，而图5a(ii)至5f (ii)是NMOS区中的横截面图。 用于器件隔离的沟槽(未显示)形成于具有垫绝缘膜(未显示)的半 导体基板510中。半导体基板510包含PMOS区以及NMOS区。用于器 件隔离的绝缘膜(未显示)形成于制品的整个表面之上(即，在沟槽 以及半导体基板510之上)，以填充用于器件隔离的沟槽。抛光用于 器件隔离的绝缘膜，直到垫绝缘膜露出为止，以形成限定有源区510a 的器件隔离结构520。在本发明的一个实施例中，用于器件隔离的绝 缘膜选自由SOD氧化物膜、HDP氧化物膜及其组合所构成的群组。为 了改善空隙填充特性，用于器件隔离的绝缘膜包含SOD氧化物膜以及 HDP氧化物膜的叠层结构。SOD氧化物膜借助旋转填充方法而形成。
请参照图5b与5c，光阻膜(未显示)形成于制品的整个表面之 上(S卩，在有源区510a及PMOS区以及醒OS区中的器件隔离结构520 之上)。利用凹式掩模(未显示)而曝光与显影光阻膜，以形成光阻 膜图案525，光阻膜图案525露出器件隔离结构520的一部分。利用 光阻膜图案525而蚀刻掉露出的器件隔离结构520的规定厚度，以形
成限定下部器件隔离结构515的凹部530。移除光阻膜图案525以及 垫绝缘膜以露出半导体基板510。栅极绝缘膜560形成于露出的半导 体基板510之上。栅极导电层565形成于包含凹部530的制品的整个 表面之上(即，在下部器件隔离结构515以及栅极绝缘膜560之上)。 栅极硬掩模层590形成于栅极导电层565之上。在本发明的一个实施 例中，蚀刻掉的器件隔离结构520的规定厚度范围是从大约IOA至大 约2，000A。此外，栅极导电层565包括下部栅极导电层570以及上 部栅极导电层580的叠层结构。下部栅极导电层570由多晶硅层所形 成。上部栅极导电层580选自由钛(Ti)层、氮化钛(TiN)膜、钨 (W)层、铝(Al)层、铜(Cu)层、硅化钩(WSix)层及其组合所 构成的群组。在另一实施例中，光阻膜图案525由负光阻膜所形成。
请参照图5d，利用栅极掩模(未显示)而图案化栅极硬掩模层 590以及栅极导电层565，以形成栅极结构597，栅极结构597包含 栅极硬掩模层图案595以及栅极电极593的叠层结构。栅极电极593 包含下部栅极电极575以及上部栅极电极585的叠层结构。在栅极结 构597的形成工序期间，栅极导电层570保留在下部器件隔离结构 515之上，以和栅极电极593分隔开。使栅极电极593的侧壁选择性 地氧化，以在下部栅极电极575的侧壁之上形成氧化物膜527。绝缘 膜529形成于制品的整个表面之上(即，在下部器件隔离结构515 以及包含栅极结构597的半导体基板510之上)。在本发明的一个实 施例中，绝缘膜529由氮化物膜所形成。
请参照图5e与5f，光阻膜(未显示)形成于制品的整个表面之 上(即，在半导体基板510及PM0S区以及NM0S区中的下部器件隔离 结构515之上)。利用凹式掩模而曝光与显影光阻膜，以形成光阻膜 图案535,光阻膜图案535覆盖有源区510a以及与有源区510a相邻 的器件隔离结构520的一部分。借助光阻膜图案535而移除露出的绝 缘膜529。借助光阻膜图案535而蚀刻掉被移除的绝缘膜529下面的 栅极导电层570的规定厚度。光阻膜图案540形成于半导体基板510 之上，以覆盖PMOS区。移除NMOS区中保留的栅极导电层570。移除 光阻膜图案540及535。使PM0S区中保留的栅极导电层570氧化，
以在PMOS区中形成上部器件隔离结构517。在本发明的一个实施例 中，上部器件隔离结构517由体积增大的多氧化物膜所形成，以将由 上部器件隔离结构517所提供的压縮应力施加至栅极结构597之下的 半导体基板510上。由于压縮应力的缘故，PMOS区中的晶体管的载 流子迁移率得到改善。因此，晶体管的工作特性可以得到改善。此外， 由于在NMOS区中的器件隔离结构520的上部被移除，所以与PMOS 区相比，在NMOS区中的器件隔离结构的相对较小的压縮应力被施加 至栅极结构597之下的半导体基板510上。于是，NMOS区中的晶体 管的载流子迁移率得到改善。于是，PMOS区以及NMOS区中的晶体管 的工作特性可以同时得到改善。
在本发明的另一实施例中，使PMOS区以及NMOS区中的下部器 件隔离结构之上的栅极导电层氧化，以形成上部器件隔离结构。移除 NMOS区中的上部器件隔离结构。在PMOS区中，相对较大的压縮应力 施加至栅极结构之下的半导体基板上，而在NMOS区中，相对较小的 压縮应力施加至栅极结构之下的半导体基板上。于是，PMOS区以及 NMOS区中的晶体管的工作特性可以同时得到改善。
如上所述，器件隔离结构根据本发明的实施例而得到改进，以 调整施加到栅极结构之下的半导体基板上的压縮应力。于是，器件的 载流子迁移率可以得到改善。换言之，相对较大的压縮应力以及相对 较小的压縮应力分别施加到PMOS晶体管以及NMOS晶体管上，由此改 善器件的载流子迁移率。于是，器件的工作特性可以得到改善。此外， 因为用于上部器件隔离结构的进一步的氧化工序的缘故，可以消除在 器件隔离结构的形成期间可能形成的空洞(void)或缝隙(seam)。
本发明的上述实施例是示例性的而非限制性的。各种替代形式 及等同实施例都是可行的。本发明并不限于在此所述的沉积、蚀刻抛
光以及图案化步骤的类型。本发明也不限于任何特定类型的半导体器 件。例如，本发明可以应用于动态随机存取存储器(DRAM)或非易失 存储器中。考虑到本发明所公开的内容，其它的增加、减少或修改显 而易见并且位于所附权利要求书的范围内。
本申请要求分别于2006年7月24日及2006年12月11日提交
的韩国专利申请No. 10-2006-0069206及No. 10-2006-0125688的优先 权，这些韩国专利申请的全部内容以引用的方式并入本文。
权利要求
1.一种半导体器件，包括下部器件隔离结构，其形成在半导体基板中以限定有源区，所述下部器件隔离结构具有第一压缩应力；上部器件隔离结构，其设置在所述下部器件隔离结构之上，所述上部器件隔离结构具有大于所述第一压缩应力的第二压缩应力；以及栅极结构，其设置在相邻的上部器件隔离结构之间的有源区之上。
2. 根据权利要求l所述的半导体器件，其中， 所述半导体基板在PM0S区中。
3. 根据权利要求l所述的半导体器件，其中， 所述上部器件隔离结构由多氧化物膜所形成。
4. 根据权利要求l所述的半导体器件，其中， 所述下部器件隔离结构选自由高密度等离子体氧化物膜、旋涂电介质氧化物膜及其组合所构成的群组。
5. —种半导体器件，包括下部器件隔离结构，其形成在半导体基板中以限定有源区，所 述半导体基板具有PM0S区以及NM0S区，所述下部器件隔离结构具有 第一压縮应力；P型上部器件隔离结构，其在所述PM0S区中设置在所述下部器件隔离结构之上，所述P型上部器件隔离结构具有大于所述第一压縮 应力的第二压縮应力；以及N型上部器件隔离结构，其在所述NM0S区中设置在所述下部器件隔离结构之上，所述N型上部器件隔离结构具有小于所述第一压缩应力的第三压縮应力。
6. 根据权利要求5所述的半导体器件，其中， 所述P型上部器件隔离结构由多氧化物膜所形成。
7. 根据权利要求5所述的半导体器件，其中， 所述N型上部器件隔离结构由氮化物膜所形成。
8. 根据权利要求5所述的半导体器件，其中，所述N型上部器件隔离结构的厚度范围是从大约50A至大约 300人。
9. 根据权利要求5所述的半导体器件，其中， 所述下部器件隔离结构选自由高密度等离子体氧化物膜、旋涂电介质氧化物膜及其组合所构成的群组。
10. 根据权利要求5所述的半导体器件，还包括栅极结构，所述 栅极结构设置在相邻的下部器件隔离结构之间的有源区之上。
11. 一种用于制造半导体器件的方法，包括-在半导体基板中形成器件隔离结构以限定有源区； 蚀刻掉所述器件隔离结构的规定厚度以形成凹部，所述凹部限定具有第一压縮应力的下部器件隔离结构；在包含所述凹部的半导体基板之上形成栅极导电层以及栅极硬 掩模层；利用栅极掩模来图案化所述栅极硬掩模层以及所述栅极导电 层，以在所述半导体基板之上形成栅极结构，其中规定厚度的栅极导 电层保留在所述下部器件隔离结构之上；以及氧化所述保留的栅极导电层以形成上部器件隔离结构，所述上 部器件隔离结构具有大于所述第一压缩应力的第二压缩应力。
12. 根据权利要求ll所述的方法，其中， 所述半导体基板在PM0S区中。
13. 根据权利要求ll所述的方法，其中，所述蚀刻掉的器件隔离结构的规定厚度范围是从大约10A至大 约2,oooA。
14. 根据权利要求ll所述的方法，其中，所述栅极导电层包含下部栅极导电层以及上部栅极导电层的叠 层结构。
15. 根据权利要求14所述的方法，其中， 所述下部栅极导电层包含多晶硅层。
16. 根据权利要求14所述的方法，其中，所述上部栅极导电层选自由钛(Ti)层、氮化钛(TiN)膜、钨 (W)层、铝(Al)层、铜(Cu)层、硅化钩(WSix)层及其组合所 构成的群组。
17. 根据权利要求ll所述的方法，其中， 所述上部器件隔离结构由多氧化物膜所形成。
18. 根据权利要求ll所述的方法，其中，所述下部器件隔离结构选自由高密度等离子体氧化物膜、旋涂 电介质氧化物膜及其组合所构成的群组。
19. 根据权利要求ll所述的方法，其中，所述栅极结构包含栅极电极以及栅极硬掩模层图案的叠层结构。
20. 根据权利要求11所述的方法，还包括氧化所述上部器件 隔离结构，以形成体积增大的上部器件隔离结构。
21. 根据权利要求ll所述的方法，还包括 移除所述NMOS区中的上部器件隔离结构；以及在制品的整个表面上形成绝缘膜，以在所述NMOS区中形成上部器件隔离结构，所述上部器件隔离结构具有小于所述第一压縮应力的 第三压縮应力。
22. 根据权利要求21所述的方法，其中， 移除所述上部器件隔离结构包括-在制品的整个表面上形成光阻膜；利用掩模来曝光及显影所述光阻膜以形成光阻膜图案，所述掩模限定所述PMOS区中的器件隔离结构；移除由所述光阻膜图案所露出的上部器件隔离结构；以及 移除所述光阻膜图案。
23. 根据权利要求21所述的方法，其中， 所述绝缘膜由氮化物膜所形成。
24. 根据权利要求21所述的方法，其中，所述PMOS区中的上部器件隔离结构由多氧化物膜所形成，所述 NMOS区中的上部器件隔离结构由氮化物膜所形成。
25. 根据权利要求21所述的方法，其中，所述下部器件隔离结构选自由高密度等离子体氧化物膜、旋涂 电介质氧化物膜及其组合所构成的群组。
26. 根据权利要求21所述的方法，其中， 所述NMOS区中的上部器件隔离结构的厚度范围是从大约50A至 大约300A。
27. —种用于制造半导体器件的方法，包括 在半导体基板中形成器件隔离结构以限定有源区，所述半导体基板具有PM0S区以及NM0S区；蚀刻掉所述器件隔离结构的规定厚度以形成凹部，所述凹部限 定具有第一压縮应力的下部器件隔离结构；在包含所述凹部的半导体基板之上形成栅极导电层以及栅极硬掩模层；利用栅极掩模来图案化所述栅极硬掩模层以及所述栅极导电 层，以在所述半导体基板之上形成栅极结构，其中所述栅极导电层保留在所述下部器件隔离结构之上；蚀刻掉所述下部器件隔离结构之上所保留的栅极导电层的规定厚度；以及氧化所述下部器件隔离结构之上的栅极导电层，以在所述PM0S 区中形成上部器件隔离结构，所述上部器件隔离结构具有大于所述第 一压縮应力的第二压縮应力。
28. 根据权利要求27所述的方法，其中， 蚀刻掉所述器件隔离结构的规定厚度包括 在制品的整个表面上形成光阻膜；利用凹式掩模来曝光及显影所述光阻膜，以形成光阻膜图案， 所述光阻膜图案覆盖所述有源区以及与所述有源区相邻的器件隔离结构的一部分；借助所述光阻膜图案来蚀刻掉所述器件隔离结构的规定厚度以形成凹部，所述凹部限定具有第一压縮应力的下部器件隔离结构；以及移除所述光阻膜图案。
29. 根据权利要求28所述的方法，其中，所述蚀刻掉的器件隔离结构的规定厚度范围是从大约10A至大 约2， 000人。
30. 根据权利要求27所述的方法，其中，所述栅极导电层包含下部栅极导电层以及上部栅极导电层的叠 层结构。
31. 根据权利要求30所述的方法，其中， 所述下部栅极导电层包含多晶硅层。
32. 根据权利要求30所述的方法，其中，所述上部栅极导电层选自由钛(Ti)层、氮化钛(TiN)膜、钨 (W)层、铝(Al)层、铜(Cu)层、硅化钨(WSix)层及其组合所 构成的群组。
33. 根据权利要求27所述的方法，其中， 蚀刻掉所述栅极导电层的规定厚度包括 在制品的整个表面上形成光阻膜；利用凹式掩模来曝光及显影所述光阻膜，以形成光阻膜图案， 所述光阻膜图案覆盖所述有源区以及与所述有源区相邻的器件隔离 结构的一部分；借助所述光阻膜图案来蚀刻掉所述下部器件隔离结构之上的栅 极导电层的规定厚度；以及 移除所述光阻膜图案。
34. 根据权利要求27所述的方法，其中， 所述上部器件隔离结构由多氧化物膜所形成。
35. 根据权利要求27所述的方法，其中，所述下部器件隔离结构选自由高密度等离子体氧化物膜、旋涂 电介质氧化物膜及其组合所构成的群组。
36. 根据权利要求27所述的方法，其中， 氧化所述栅极导电层包括在制品的整个表面上形成光阻膜图案，以覆盖所述PMOS区以及 画0S区的一部分，其中所述NM0S区的一部分包含所述有源区以及与 所述有源区相邻的器件隔离结构的一部分；借助所述光阻膜图案来移除所述NMOS区中的栅极导电层；移除所述光阻膜图案；以及使所述PM0S区中的下部器件隔离结构之上的栅极导电层氧化， 以形成具有第二压縮应力的上部器件隔离结构。
37. 根据权利要求27所述的方法，其中， 氧化所述栅极导电层包括氧化所述下部器件隔离结构之上的栅极导电层，以形成具有第 二压縮应力的上部器件隔离结构；形成覆盖所述PMOS区的光阻膜图案；利用所述光阻膜图案来移除所述NM0S区中的上部器件隔离结 构；以及移除所述光阻膜图案。
38. 根据权利要求27所述的方法，还包括在所述栅极结构与 所述半导体基板的交界处形成栅极绝缘膜。
39. 根据权利要求27所述的方法，其中，所述栅极结构包含栅极电极以及栅极硬掩模层图案的叠层结构。
40. 根据权利要求39所述的方法，还包括氧化所述栅极电极的侧壁。
41. 根据权利要求27所述的方法，还包括在包含所述栅极结 构的半导体基板之上形成绝缘膜。
42. 根据权利要求41所述的方法，其中， 所述绝缘膜由氮化物膜所形成。
全文摘要
本发明公开一种半导体器件以及制造所述半导体器件的方法。所述半导体器件包括下部器件隔离结构，所述下部器件隔离结构形成在半导体基板中以限定有源区。所述下部器件隔离结构具有第一压缩应力。上部器件隔离结构设置在所述下部器件隔离结构之上。所述上部器件隔离结构具有大于所述第一压缩应力的第二压缩应力。栅极结构设置在相邻的上部器件隔离结构之间的有源区之上。
文档编号H01L27/04GK101202282SQ200710000810
公开日2008年6月18日 申请日期2007年1月12日 优先权日2006年7月24日
发明者李宰渊 申请人:海力士半导体有限公司