专利名称：互补式金属氧化物半导体晶体管及其制作方法
技术领域：
本发明关于一种互补式金属氧化物半导体晶体管及其制作方法，尤指一种具有优良闭锁防制能力(latch-up robustness)的互补式金属氧化物半导体晶 体管及其制作方法。
背景技术：
互补式金属氧化物半导体(CMOS)晶体管是由一个N型金属氧化物半导 体(NMOS)晶体管与一个P型金属氧化物半导体(PMOS)晶体管所组成的半导 体基本元件。请参考图1，图1为已有互补式金属氧化物半导体晶体管的结构示意图。 如图l所示，已有互补式金属氧化物半导体晶体管包含有一P型的半导体基 底10,而由仰视方向的半导体基底IO可区分P型金属氧化物半导体元件区 20与N型金属氧化物半导体元件区40，并利用隔离结构12加以隔离。P型 金属氧化物半导体元件区20内设置有N型阱22位于半导体基底10中、栅 极绝缘层24位于半导体基底10的表面、栅极电极26位于栅极绝缘层24的 表面、二个间隔壁28位于栅极电极26的两侧，以及二个P型的源极/漏极 掺杂区30分别位于二个间隔壁28两侧的半导体基底10中。另外，栅极电 极26两侧的间隔壁28下方的半导体基底10中另分别设置有一的轻掺杂漏 极32，而各轻掺杂漏极32下方的半导体基底10内则设置有口袋型(halo or pocket)掺杂区34。另一方面，N型金属氧化物半导体元件区40内设置有P型阱42位于半 导体基底10中、栅极绝缘层44位于半导体基底10的表面、栅极电极46位 于栅极绝缘层44的表面、二个间隔壁48位于栅极电极46的两侧，以及二 个N型的源极/漏极掺杂区50分别位于二个间隔壁48两侧的半导体基底10 中。另外，栅极电极46两侧的间隔壁48下方的半导体基底10中另分别设 置有轻掺杂漏极52。目前集成电路中已广泛使用互补式金属氧化物半导体晶体管作为主要的基本电子元件，但在工艺线宽的不断精进的情况下，P型金属氧化物半导体晶体管与N型金属氧化物半导体晶体管彼此间的隔离更显得重要，否则容易发生闭锁现象。另外，对于某些具备高电流或高电压的集成电路而言，例如才莫拟电^各(analogue IC)或电源管理电路(PMIC)而言，互补式金属氧化物半 导体晶体管更是容易产生闭锁现象。请继续参考图2与图3，并一并参考图1。图2为p叩n二极管的示意图， 图3为图2的pnpn二极管的电流对电压的关图。如图1所示，互补式金属 氧化物半导体晶体管以反相器(inverter)的方式连接，以测试闭锁现象。在P 型金属氧化物半导体元件区20中，P型的源极/漏极30、 N型阱22与P型 的半导体基底10会形成直立式pnp双极性晶体管，而另一方面N型金属氧 化物半导体元件区40中，N型的源极/漏极50与P型阱42，与P型金属氧 化物半导体元件区20的N型阱22则会形成横向式npn双极性晶体管。由于 直立式pnp双极性晶体管的基极(base)与横向式npn双极性晶体管的集电极 (collector)相接，同时直立式p叩双极性晶体管的集电极亦与横向式npn双极 性晶体管的基极相接，在此状况下任一双极性晶体管的基极都处于被另一双 极性晶体管的集电极驱动(driven)的状态，因而使直立式pnp双极性晶体管与 横向式npn双极性晶体管形成正回馈回路(positive feedback loop)。上述正回馈回路可视为寄生p叩n二极管，如图2所示，而p叩n二极管 的电流(I)与电压(V)的操作曲线如图3所示。pnpn 二极管的引发电流 (triggering current)为IH，当电流大于引发电流(I > 1^时，pnpn 二极管会处于 运作的状态，而使互补式金属氧化物半导体晶体管产生闭锁现象。 一旦发生 闭锁现象，将使互补式金属氧化物半导体晶体管暂时性甚至永久性丧失功 能，而影响互补式金属氧化物半导体晶体管的正常运作，因此在互补式金属 氧化物半导体晶体管的设计与制作过程中，如何避免闭锁现象的发生成为研 发上的重要课题。发明内容本发明的一个目的在于提供一种制作互补式金属氧化物半导体晶体管 的方法，以提升互补式金属氧化物半导体晶体管的闭锁防制能力。本发明的另 一个目的在于提供一种具有优良闭锁防制能力的互补式金 属氧化物半导体晶体管。为达成上述目的，本发明的一实施例提供一种制作互补式金属氧化物半 导体晶体管的方法。首先提供半导体基底，其包含有第一导电型金属氧化物 半导体元件区与第二导电型金属氧化物半导体元件区，且该半导体基底于该 第一导电型金属氧化物半导体元件区包含有第二导电型掺杂阱，而于该第二 导电型金属氧化物半导体元件区包含有第一导电型掺杂阱。接着于该半导体 基底的表面形成多个隔离结构，并于该第一导电型金属氧化物半导体元件区 形成栅极结构。之后，于该半导体基底的表面形成第一掩模图案，其中该第 一掩模图案曝露出该第一导电型金属氧化物半导体元件区的该栅极结构以 及该栅极结构两側的半导体基底。随后，利用该第一掩模图案作为掩模，通 过离子注入于该第一导电型金属氧化物半导体元件区的该栅极结构两侧的 该第二导电型掺杂阱中形成二个轻掺杂漏极。再次利用该第一掩模图案作为 掩模，通过离子注入于该第一导电型金属氧化物半导体元件区的该栅极结构 两侧的该第二导电型掺杂阱中形成二个深口袋型掺杂区，其中该二个深口袋 型掺杂区为第二导电型。之后，去除该第一掩模图案，并于该第一导电型金 属氧化物半导体元件区的该栅极结构以及该第二导电型金属氧化物半导体 元件区的该栅极结构的侧壁形成间隔壁。然后于该半导体基底的表面形成第 二掩模图案，其中该第二掩模图案曝露出该第一导电型金属氧化物半导体元 件区的该栅极结构以及该栅极结构的该间隔壁两侧的该半导体基底。接着利 用该第二掩模图案作为掩模，通过离子注入于该第一导电型金属氧化物半导 体元件区的该栅极结构两侧的该第二导电型掺杂阱中形成二个源极/漏极掺 杂区。随后去除该第二掩模图案。本发明制作互补式金属氧化物半导体晶体管的方法利用制作轻掺杂漏 极的掩模图案作为掩模， 一并制作出深口袋型掺杂区，不仅可提升闭锁防制 能力，同时又不会增加额外的掩模成本。为了使本领域普通技术人员能更近一步了解本发明的特征及技术内容， 请参阅以下有关本发明的详细说明与附图。然而所附图式仅供参考与辅助说 明用，并非用来对本发明加以限制。
图1为已有的互补式金属氧化物半导体晶体管的结构示意图。图2为pnpn二极管的示意图。图3为图2的pnpn二极管的电流对电压的关图。图4为本发明的第一优选实施例制作互补式金属氧化物半导体晶体管的 方法流程图。图5至图11为本发明的第一实施例制作互补式金属氧化物半导体晶体 管的方法示意图。图12为本发明的第二优选实施例制作互补式金属氧化物半导体晶体管 的方法流程图。图13至图19为本发明的第二实施例制作互补式金属氧化物半导体晶体 管的方法示意图。主要元件符号说明IO半导体基底12隔离结构20P型金属氧化物半导体元件区22 N型阱24栅极绝缘层26栅极电极28间隔壁30源极/漏极掺杂区32轻掺杂漏极34 口袋型掺杂区40N型金属氧化物半导体元件区42 P型阱44栅极绝缘层46栅极电极48间隔壁50源极/漏极掺杂区52轻掺杂漏极70半导体基底72P型金属氧化物半导体元件区74 N型金属氧化物半导体元件区76N型掺杂阱78 P型掺杂阱80隔离结构82栅极绝缘层84栅极绝缘层86栅极电极88栅极电极89掩模图案90轻掺杂漏极92间隔壁93掩模图案94源极/漏极掺杂区96N型掺杂区98第一掩模图案100 轻掺杂漏极102口袋型掺杂区104 深口袋型掺杂区106源极/漏极掺杂区108 P型4参杂区118第二掩模图案120半导体基底122P型金属氧化物半导体元件区124 N型金属氧化物半导体元件区 126N型掺杂阱128 P型掺杂阱132 槺4及绝纟彖层136 槺极电极 139掩模图案142 间隔壁144 源极/漏极掺杂区 148第一掩模图案152 口袋型掺杂区156 源极/漏极掺杂区 160第二掩模图案130隔离结构1344册4及绝纟彖层138栅极电极140二个轻掺杂漏极143掩模图案146N型掺杂区150轻掺杂漏极154深口袋型掺杂区158P型掺杂区具体实施方式
请参考图4,图4为本发明的第一优选实施例制作互补式金属氧化物半 导体晶体管的方法流程图。如图4所示，本实施例制作互补式金属氧化物半 导体晶体管的主要流程步骤包含有步骤60:提供半导体基底； 步骤61:形成掺杂阱； 步骤62:形成隔离结构； 步骤63:制作栅极结构；步骤64:制作轻掺杂漏极、口袋型掺杂区与深口袋掺杂区； 步骤65:制作间隔壁；以及 步骤66:制作源极/漏极。请继续参考图5至图11,图5至图11为本发明的第一实施例制作互补 式金属氧化物半导体晶体管的方法示意图。于本实施例中，第一导电型为P 型，而第二导电型为N型，但并不限于此，于其它实施方式中，第一导电型 亦可为N型，而第二导电型则为P型。如图5所示，首先提供P型的半导 体基底70，由仰视方向的半导体基底70包含有P型金属氧化物半导体元件 区72，用以制作P型金属氧化物半导体晶体管，以及N型金属氧化物半导 体元件区74，用以制作N型金属氧化物半导体晶体管。接着于P型金属氧 化物半导体元件区72的半导体基底70中形成有N型掺杂阱76，并于N型金属氧化物半导体元件区74的半导体基底70中形成P型掺杂阱78。随后， 于半导体基底70的表面形成多个隔离结构80，例如场氧化层或浅沟隔离结构。如图6所示，接着于半导体基底70的表面依序形成介电层如氧化硅层， 以及导电层如多晶硅层，并利用光刻与蚀刻技术分别于P型金属氧化物半导 体元件区72的半导体基底70上形成栅极绝缘层82与栅极电极86，以及于 N型金属氧化物半导体元件区74的半导体基底70上形成栅极绝缘层84与 栅极电极88。如图7所示，接着利用掩模图案89遮蔽N型金属氧化物半导体元件区 74的表面以及部分P型金属氧化物半导体元件区72的表面，并通过离子注 入工艺于N型金属氧化物半导体元件区74的栅极电极88两侧的半导体基底 70中形成二个轻掺杂漏极90，再去除掩模图案89。如图8所示，随后于半导体基底70的表面形成第一掩模图案98,例如 光刻胶图案，第 一掩模图案98覆盖N型金属氧化物半导体元件区74与部分 P型金属氧化物半导体元件区72,而曝露出P型金属氧化物半导体元件区 72的栅极电极86以及栅极电极86两侧的半导体基底70。随后，利用第一 掩模图案98作为掩模，通过离子注入于P型金属氧化物半导体元件区72的 栅极结构两侧的N型掺杂阱76中形成二个轻度P型(P-)的轻掺杂漏极100, 以及二个轻度N型(N-)的口袋型掺杂区102。利用同样的第一掩模图案作98 为掩模，通过离子注入于P型金属氧化物半导体元件区72的栅极电极86两 侧的N型掺杂阱76中形成二个重度N型(N+)的深口袋型(de印halo^参杂区 104。轻掺杂漏极100、 口袋型掺杂区102与深口袋型掺杂区104利用相同的 第一掩模图案98作为掩模，并分别利用不同的离子注入工艺形成于N型掺 杂阱76中，再伴随一次或数次退火工艺以驱入掺质。值得说明的是用以形 成轻掺杂漏极IOO、 口袋型掺杂区102与深口袋型掺杂区104的离子注入工 艺的进行先后顺序并不受本实施例上述说明所限定而可适状况加以变更，而 其中深口袋型掺杂区104利用高能高剂量离子注入工艺加以形成，使其位于 口袋型掺杂区102与轻掺杂漏极100的下方并对应口袋型掺杂区102与轻掺 杂漏极IOO。在本实施例中，高能高剂量离子注入工艺的离子注入能量约介 于150至180kev之间，而离子注入浓度约介于1013至1014原子/cm3之间，但并不限于此。深口袋型掺杂区104的存在可增加位于P型金属氧化物半导 体元件区72中的直立式pnp双极性晶体管的基极宽度(base width)，并降低 其P增益(beta gain),因此可避免闭锁现象的发生。如图9所示，随后去除第一掩模图案98,并于P型金属氧化物半导体 元件区72的栅极电极86与N型金属氧化物半导体元件区74的栅极电极88 的两侧壁形成间隔壁92。接着利用掩模图案93遮蔽部分P型金属氧化物半 导体元件区72的表面以及部分N型金属氧化物半导体元件区74的表面，并 通过离子注入工艺于N型金属氧化物半导体元件区74的间隔壁92两侧的半 导体基底70中形成二个源极/漏极掺杂区94,并同时于P型金属氧化物半导 体元件区72的半导体基底70中形成用来与N型掺杂阱76电连接的N型掺 杂区96。随后去除掩^^莫图案93。如图IO所示，随后于半导体基底70的表面再形成第二掩模图案118， 第二掩模图案118遮蔽部分P型金属氧化物半导体元件区72的表面以及部 分N型金属氧化物半导体元件区74的表面，并通过第二掩模图案118为掩 模以离子注入工艺于P型金属氧化物半导体元件区78的间隔壁92两侧的半 导体基底70中形成二个源极/漏极掺杂区106,同时于N型金属氧化物半导 体元件区74的半导体基底70中形成用来与P型掺杂阱78电连接的P型掺 杂区108。如图11所示，最后去除第二掩模图案118,即制作出具有深口袋 型掺杂区104的互补式金属氧化物半导体晶体管。由上述可知，本实施例的深口袋型掺杂区104与口袋型掺杂区102以及 轻掺杂漏极100通过同一第一掩模图案98分别进行离子注入工艺所制作出， 因此不需另行增加额外掩模即可达到避免闭锁现象的作用。请参考图12，图12为本发明的第二优选实施例制作互补式金属氧化物 半导体晶体管的方法流程图。如图12所示，本实施例制作互补式金属氧化 物半导体晶体管的主要流程步骤包含有步骤110:提供半导体基底；步骤lll:形成掺杂阱；步骤112:形成隔离结构；步骤113:制作栅极结构；步骤114:制作轻掺杂漏极与口袋型掺杂区；步骤115:制作间隔壁；以及步骤116:制作源才57漏极与深口袋掺杂区。请继续参考图13至图19,图13至图19为本发明的第二实施例制作互 补式金属氧化物半导体晶体管的方法示意图。于本实施例中，第一导电型为 P型，而第二导电型为N型，但本发明的方法及应用并不限于此，于其它实 施方式中，第一导电型亦可为N型，而第二导电型则为P型。如图13所示， 首先提供P型的半导体基底120，由仰视方向观的半导体基底120包含有P 型金属氧化物半导体元件区122，用以制作P型金属氧化物半导体晶体管， 以及N型金属氧化物半导体元件区124,用以制作N型金属氧化物半导体晶 体管。接着于P型金属氧化物半导体元件区122的半导体基底120中形成有 N型掺杂阱126，并于N型金属氧化物半导体元件区124的半导体基底120 中形成P型掺杂阱128。随后，于半导体基底120的表面形成多个隔离结构 130，例如场氧化层或浅沟隔离结构。如图14所示，接着于半导体基底120的表面依序形成介电层如氧化硅 层，以及导电层如多晶硅层，并利用光刻与蚀刻技术分别于P型金属氧化物 半导体元件区122的半导体基底120上形成栅极绝缘层132与栅极电极136， 以及于N型金属氧化物半导体元件区124的半导体基底120上形成栅极绝缘 层134与栅极电极138。如图15所示，接着利用掩模图案139遮蔽N型金属氧化物半导体元件 区124的表面以及部分P型金属氧化物半导体元件区122的表面，并通过离 子注入工艺于N型金属氧化物半导体元件区124的栅极电极138两侧的半导 体基底120中形成二个轻掺杂漏极140，再去除掩模图案139。如图16所示，随后于半导体基底120的表面形成第一掩模图案148,例 如光刻胶图案，第一掩模图案148覆盖N型金属氧化物半导体元件区124 与部分P型金属氧化物半导体元件区122，而曝露出P型金属氧化物半导体 元件区122的栅极结构以及栅极结构两侧的半导体基底120。随后，利用第 一掩模图案148作为掩模，通过离子注入于P型金属氧化物半导体元件区 122的栅极结构两侧的N型掺杂阱126中形成二个轻度P型(P-)的轻掺杂漏 极150，以及二个轻度N型(N-)的口袋型掺杂区152。如图17所示，随后去除第一掩模图案148，再于P型金属氧化物半导 体元件区122的栅极电极136与N型金属氧化物半导体元件区124的栅极电 极138的两侧壁形成间隔壁142。接着利用掩模图案143遮蔽部分P型金属氧化物半导体元件区122的表面以及部分N型金属氧化物半导体元件区124 的表面，并通过离子注入工艺于N型金属氧化物半导体元件区124的间隔壁 142两侧的半导体基底120中形成二个源极/漏极掺杂区144，并同时于P型 金属氧化物半导体元件区122的半导体基底120中形成用来与N型掺杂阱 126电连接的N型掺杂区146。随后去除掩模图案143。如图18所示，随后于半导体基底120的表面再形成第二掩模图案160, 第二掩模图案160遮蔽部分P型金属氧化物半导体元件区122的表面以及部 分N型金属氧化物半导体元件区124的表面，并通过第二掩模图案160为掩 模以离子注入工艺于P型金属氧化物半导体元件区128的间隔壁142两侧的 半导体基底120中形成二个源极/漏极掺杂区156，并于N型金属氧化物半导 体元件区124的半导体基底120中形成用来与P型掺杂阱128电连接的P型 掺杂区158。同时再次通过第二掩模图案160作为掩模，并以离子注入工艺 于P型金属氧化物半导体元件区122的栅极结构两侧的N型掺杂阱126中形 成二个重度N型(N+)的深口袋型(deep halo)掺杂区154。N型掺杂阱126中的深口袋型掺杂区154与源极/漏极掺杂区156利用相 同的第二掩模图案160作为掩模，并分别利用不同的离子注入工艺形成于N 型掺杂阱126中。值得说明的是用以形成源极/漏极掺杂区156与深口袋型掺 杂区154的离子注入工艺的进行先后顺序并不受本实施例上述说明所限定而 可适状况加以变更，而其中深口袋型掺杂区154利用高能高剂量离子注入工 艺加以形成，使其位于源极/漏极摻杂区156的下方并对应源极/漏极掺杂区 156。在本实施例中，高能高剂量离子注入工艺的离子注入能量约介于150 至180kev之间，而离子注入浓度约介于1013至10"原子/cn^之间，但并不 限于此。深口袋型掺杂区154的存在可增加位于P型金属氧化物半导体元件 区122的直立式pnp双极性晶体管的基极宽度，并降低其(3增益(beta gain)， 因此可避免闭锁现象的发生。最后如图19所示，最后去除第二掩模图案160，即制作出具有深口袋型 掺杂区154的互补式金属氧化物半导体晶体管。由上述可知，本实施例的深口袋型掺杂区154与源极/漏极掺杂区156 通过同一第二掩模图案160分别进行离子注入工艺所制作出，因此不需另行 增加额外掩模即可达到避免闭锁现象的作用。综上所迷，本发明的互补式金属氧化物半导体晶体管通过设置深口袋掺杂区来增加直立式pnp双极性晶体管的基极宽度，进而降低其I3增益，因此 可避免闭锁现象的发生，且深口袋掺杂区的制作整合于轻掺杂漏极工艺或源 极/漏极掺杂区工艺中，因此不需增加额外掩模成本，即可有效提升闭锁防制 能力。以上所述仅为本发明的优选实施例，凡依权利要求所做的等同变化与修 饰，皆应属本发明的涵盖范围。
权利要求
1. 一种制作互补式金属氧化物半导体晶体管的方法，包含有提供半导体基底，包含有第一导电型金属氧化物半导体元件区与第二导电型金属氧化物半导体元件区，该半导体基底于该第一导电型金属氧化物半导体元件区包含有第二导电型掺杂阱，而于该第二导电型金属氧化物半导体元件区包含有第一导电型掺杂阱；于该半导体基底的表面形成多个隔离结构；于该第一导电型金属氧化物半导体元件区形成栅极结构；于该半导体基底的表面形成第一掩模图案，该第一掩模图案曝露出该第一导电型金属氧化物半导体元件区的该栅极结构以及该栅极结构两侧的半导体基底；利用该第一掩模图案作为掩模，通过离子注入于该第一导电型金属氧化物半导体元件区的该栅极结构两侧的该第二导电型掺杂阱中形成二个轻掺杂漏极；利用该第一掩模图案作为掩模，通过离子注入于该第一导电型金属氧化物半导体元件区的该栅极结构两侧的该第二导电型掺杂阱中形成二个深口袋型掺杂区，其中该二个深口袋型掺杂区为第二导电型；去除该第一掩模图案，并于该第一导电型金属氧化物半导体元件区的该栅极结构以及该第二导电型金属氧化物半导体元件区的该栅极结构的侧壁形成间隔壁；于该半导体基底的表面形成第二掩模图案，该第二掩模图案曝露出该第一导电型金属氧化物半导体元件区的该栅极结构以及该栅极结构的该间隔壁两侧的该半导体基底；利用该第二掩模图案作为掩模，通过离子注入于该第一导电型金属氧化物半导体元件区的该栅极结构两侧的该第二导电型掺杂阱中形成二个源极/漏极掺杂区；以及去除该第二掩模图案。
2. 如权利要求1的方法，另包含有于该第一导电型金属氧化物半导体元 件区的该栅极结构的该间隔壁两側的该第二导电型掺杂阱中形成该二个深 口袋型掺杂区之前，先利用该第一掩模图案于该第一导电型金属氧化物半导体元件区的该栅极结构两侧的该第二导电型掺杂阱中形成二个具有第二导 电型的口袋型掺杂区。
3. 如权利要求1的方法，其中该第一导电型为P型，而该第二导电型 为N型。
4. 如权利要求l的方法，其中该二个深口袋型掺杂区为重度掺杂区。
5. 如权利要求1的方法，其中该二个深口袋型掺杂区的离子注入能量约 介于150至180kev之间。
6. 如权利要求1的方法，其中该二个深口袋型掺杂区的离子注入浓度约 介于1013至1014原子/0113之间。
7. —种互补式金属氧化物半导体晶体管，包含有半导体基底，包含有第一导电型金属氧化物半导体元件区与第二导电型 金属氧化物半导体元件区，该半导体基底于该第一导电型金属氧化物半导体 元件区包含有第二导电型掺杂阱，而于该第二导电型金属氧化物半导体元件 区包含有第一导电型掺杂阱；多个隔离结构，位于该半导体基底中；栅极结构，位于该第一导电型金属氧化物半导体元件区的该半导体基底 的表面，以及间隔壁位于该栅极电极的两侧；二个源极/漏极掺杂区，位于该第一导电型金属氧化物半导体元件区的该 栅极结构的该间隔壁两侧的该第二导电型掺杂阱中；二个轻掺杂漏极，位于该第一导电型金属氧化物半导体元件区的该栅极 结构两侧的该第二导电型掺杂阱中并分别对应该间隔壁；以及二个深口袋型掺杂区，位于该第一导电型金属氧化物半导体元件区的该 栅极结构两側的该第二导电型掺杂阱中，其中该二个深口袋型掺杂区为第二 导电型，且各该深口袋型掺杂区位于该栅极电极两侧的该源极/漏极掺杂区与 该轻掺杂漏极的下方并对应该源极/漏极掺杂区与该轻掺杂漏极。
8. 如权利要求7的互补式金属氧化物半导体晶体管，另包含二个具有第 二导电型的口袋型掺杂区，位于该第一导电型金属氧化物半导体元件区的该 栅极结构两側的该第二导电型掺杂阱中。
9. 如权利要求7的互补式金属氧化物半导体晶体管，其中该第一导电型 为P型，而该第二导电型为N型。
10. 如权利要求7的互补式金属氧化物半导体晶体管，其中该二个深口袋型掺杂区为重度掺杂区。
11. 一种制作互补式金属氧化物半导体晶体管的方法，包含有 提供半导体基底，包含有第一导电型金属氧化物半导体元件区与第二导电型金属氧化物半导体元件区，该半导体基底于该第一导电型金属氧化物半导体元件区包含有第二导电型掺杂阱，而于该第二导电型金属氧化物半导体元件区包含有第 一导电型掺杂阱；于该半导体基底的表面形成多个隔离结构；于该第 一导电型金属氧化物半导体元件区形成栅极结构；于该半导体基底的表面形成第一掩模图案，该第一掩模图案曝露出该第一导电型金属氧化物半导体元件区的该栅极结构以及该栅极结构两侧的半导体基底；利用该第一掩模图案作为掩模，通过离子注入于该第一导电型金属氧化 物半导体元件区的该栅极结构两侧的该第二导电型掺杂阱中形成二个轻掺杂漏极；去除该第一掩模图案，并于该第一导电型金属氧化物半导体元件区的该 栅极结构以及该第二导电型金属氧化物半导体元件区的该栅极结构的侧壁 形成间隔壁；于该半导体基底的表面形成第二掩模图案，该第二掩模图案曝露出该第 一导电型金属氧化物半导体元件区的该栅极结构以及该栅极结构的该间隔 壁两侧的该半导体基底；利用该第二掩^:莫图案作为掩模，通过离子注入于该第一导电型金属氧化物半导体元件区的该栅极结构的该间隔壁两侧的该第二导电型掺杂阱中形 成二个源极/漏极掺杂区；利用该第二掩模图案作为掩模，通过离子注入于该第一导电型金属氧化 物半导体元件区的该栅极结构的该间隔壁两侧的该第二导电型掺杂阱中形 成二个深口袋型掺杂区，其中该二个深口袋型掺杂区为第二导电型；以及去除该第二掩模图案。
12. 如权利要求ll的方法，另包含有于去除该第一掩模图案之前，先利 用该第 一掩模图案于该第一导电型金属氧化物半导体元件区的该栅极结构 两侧的该第二导电型掺杂阱中形成二个具有第二导电型的口袋型掺杂区。
13. 如权利要求ll的方法，其中该第一导电型为P型，而该第二导电型为N型。
14. 如权利要求ll的方法，其中该二个深口袋型掺杂区为重度掺杂区。
15. 如权利要求11的方法，其中该二个深口袋型掺杂区的离子注入能量 约介于150至180kev之间。
16. 如权利要求11的方法，其中该二个深口袋型掺杂区的离子注入浓度 约介于1013至10"原子/cn^之间。
17. —种互补式金属氧化物半导体晶体管，包含有半导体基底，包含有第 一导电型金属氧化物半导体元件区与第二导电型 金属氧化物半导体元件区，该半导体基底于该第一导电型金属氧化物半导体 元件区包含有第二导电型掺杂阱，而于该第二导电型金属氧化物半导体元件 区包含有第一导电型掺杂阱；多个隔离结构，位于该半导体基底中；栅极结构，位于该第一导电型金属氧化物半导体元件区的该半导体基底 的表面以及间隔壁位于该栅极电极的两侧；二个源极/漏极掺杂区，位于该第一导电型金属氧化物半导体元件区的该 栅极结构的间隔壁两侧的该第二导电型掺杂阱中；二个轻掺杂漏极，位于该第一导电型金属氧化物半导体元件区的该栅极 结构两侧的该第二导电型掺杂阱中并分别对应该二个间隔壁；以及二个深口袋型掺杂区，位于该第一导电型金属氧化物半导体元件区的该 栅极结构的该间隔壁两侧的该第二导电型掺杂阱中，其中该二个深口袋型掺 杂区为第二导电型，且各该深口袋型掺杂区位于该栅极电极两侧的该源极/ 漏极掺杂区的下方并对应该源极/漏极掺杂区。
18. 如权利要求17的互补式金属氧化物半导体晶体管，另包含二个具有 第二导电型的口袋型掺杂区，位于该第一导电型金属氧化物半导体元件区的 该栅极结构两侧的该第二导电型掺杂阱中。
19. 如权利要求17的互补式金属氧化物半导体晶体管，其中该第一导电 型为P型，而该第二导电型为N型。
20. 如权利要求17的互补式金属氧化物半导体晶体管，其中该二深口袋 型掺杂区为重度掺杂区。
全文摘要
本发明提供一种互补式金属氧化物半导体晶体管及其制作方法，通过在半导体基底中设置深口袋掺杂区，以避免闭锁现象的发生。此外，由于深口袋掺杂区的制作整合于轻掺杂漏极工艺或源极/漏极掺杂区工艺中，因此不需增加额外掩模成本，即可有效提升闭锁防制能力。
文档编号H01L21/70GK101246854SQ20071000594
公开日2008年8月20日 申请日期2007年2月15日 优先权日2007年2月15日
发明者赵芳玫, 陈铭逸 申请人:联华电子股份有限公司