专利名称：半导体器件及其制造方法
技术领域：
本发明涉及半导体器件及其制造技术，并且更特别地，涉及一种对应用于使用硅化物膜的半导体器件来说有效的技术。
背景技术：
因为诸如EEPROM(电可擦除可编程序只读存储器)、闪速存储器等之类的电可重写非易失性存储器件能够执行程序的板上重写(onboard rewriting)，所以除减少开发周期和可以提高开发效率之外，它们的应用现在扩展到多种多样的使用，例如多品种少量制造服务、用于目的地分类的调整、在装运之后的程序更新等的使用。特别地，近年来，需要内置有MPU(微型处理单元)和EEPROM(或闪速存储器)的微型计算机。
关于这样的微型计算机的微型制造和高速操作，应用了自对准多晶硅化物(自对准硅化物)技术。例如，为了实现MISFET(金属绝缘体半导体场效应晶体管，在下文将其简称为MIS晶体管)的电极或扩散层的硅表面的作为接触的低电阻，对硅表面应用自对准多晶硅化物技术，以在其上形成硅化物膜。
M.Tabasky，E.S.Bulat，B.M.Ditchek，M.A.Sullivan和S.C.Shatas在1987年的IEEE Trans.Electron Devices(IEEE电子器件汇刊)的第ED-34卷、第548页的题为“Direct silicidation of Co on Si by rapidthermal annealing(通过快速热退火在硅上进行钴的直接硅化)”的文章中，介绍了一种技术，其中使用用于硅化退火的RTA(快速热退火)，将多晶硅或扩散层上的钴(Co)膜硅化成低薄层电阻的CoSi2。
在日本未审专利公开No.Hei 11(1999)-283935中，公开了一种技术，其中在扩散层的表面上沉积钴膜，并且使其经受第一退火，而且随后除去未反应的钴膜，之后执行第二退火，以形成CoSi2膜。
在日本未审专利公开No.2004-193447中公开了一种技术，其中在扩散层的表面上沉积钴膜，并且使其经受第一退火，而且进一步经受第二退火，之后除去未反应的钴膜，随后经受第三退火，以形成CoSi2膜。
日本未审专利公开No.2001-203352公开了一种技术，其中在扩散层的表面上沉积钴膜，并且使其经受第一退火，而且使未反应的钴膜氧化，并且除去所得到的氧化钴膜，之后执行第二退火，以形成CoSi2膜。
在日本未审专利公开No.2002-231829中公开了一种技术，其中在具有存储栅和控制栅的非易失性存储器的两个栅的上部上沉积有CoSi2膜。
发明内容
本发明人对设置有一种MONOS(金属氧化物氮氧化物半导体)型的非易失性存储器(在下文简称为“存储单元”)和各种各样类型的MIS晶体管(在下文称为“外围晶体管”或“晶体管”)的微型计算机进行了研究，其中MONOS型非易失性存储器具有由控制栅电极和存储栅电极所组成的分离结构，MIS晶体管构成外围电路。将会注意到，关于构成外围电路的各种各样类型的MIS晶体管，已经对例如低耐压n沟道MIS晶体管、低耐压p沟道MIS晶体管、高耐压n沟道晶体管和高耐压p沟道MIS晶体管进行了描述。
参考
本发明人进行了研究的设置有存储单元和外围晶体管的半导体器件。
图16是表示由本发明人所研究的存储单元MCa的主要部分的示意截面图。如图16所示，由本发明人所研究的存储单元MCa例如形成在例如由p型单晶硅衬底制成的半导体衬底(在下文简称为“衬底”)1的主表面上。
存储单元MCa包括源极区域(S)和漏极区域(D)，各由在衬底1的主表面上形成的n型扩散层13制成。n型扩散层13连同n型扩散层11一起构成LDD(轻掺杂漏极)结构。
在源极区域与漏极区域之间的衬底1的主表面上，相互邻近地布置选择MIS晶体管的控制栅电极CG和存储MIS晶体管的存储栅电极MG。控制栅电极CG通过栅绝缘膜5布置在衬底1的主表面上。另一方面，存储栅电极MG布置在控制栅电极CG的一侧的侧表面上，并且借助于ONO膜9与控制栅电极CG绝缘，ONO膜9包括从控制电极CG的那侧依次形成的氧化物膜9a、氮化物膜9b和氧化物膜9c。存储栅电极MG通过ONO膜9布置在衬底1的主表面上。这些控制栅电极CG和存储栅电极MG分别由掺杂有杂质的多晶硅膜制成。
在控制栅电极CG、存储栅电极MG和n型扩散层13上形成硅化物膜115。以下简短说明本发明所使用的自对准多晶硅化物技术。在衬底1的主表面上例如形成钴(Co)膜，以便用其覆盖控制栅电极CG、存储栅电极MG等，并且使其经受第一热处理(第一退火)，以在电极和扩散层的硅(Si)表面上形成CoSi膜。通过湿法蚀刻除去未反应的Co膜，随后进行第二热处理(第二退火)，从而允许CoSi膜经历相变而成为CoSi2膜。将会注意到，第一退火温度约为470℃，并且第二退火温度约为710℃。
如在上文所述，控制栅电极CG和存储栅电极MG必须通过ONO膜9相互绝缘，以便操作相应的MIS晶体管。将会注意到，在ONO膜9的厚度设定在约20nm的情况下，控制栅电极CG与存储栅电极MG之间的距离变为约20nm。
然而，如图16中虚线圆A所示，有可能借助于硅化物膜115引起控制栅电极CG与存储栅电极MG之间的短路，这样导致操作故障，即希望的电压没有被施加到存储栅电极MG。考虑这种情况的理由是，在使用自对准多晶硅化物技术的步骤中，其中在控制栅电极CG和存储栅电极MG上形成硅化物膜115，硅化物膜115除沿向上方向生长外，还沿横向生长，从而在ONN膜9上从控制栅电极CG和存储栅电极MG侧形成硅化物膜115。
此外，鉴于图17所示的控制栅电极CG与存储栅电极MG之间的耐压特性，即使在控制栅电极CG与存储栅电极MG之间施加的电压低的情况下，也产生泄漏电流(涡电流)。图17是说明图16中存储单元MCa的控制栅电极CG与存储栅电极MG之间的耐压特性的图形表示。
更特别地，虽然控制栅电极CG和存储栅电极MG必须相互绝缘，但是这些电极CG和MG经由ONO膜9上的硅化物膜115而电短路。这种短路故障将引起半导体器件的可靠性和制造产量降低。
为了应对这种情况，本发明人执行了用于在低温(例如约420℃)下形成CoSi膜的第一退火，以便不在ONO膜9上形成硅化物膜115。图18是表示本发明人所检查的其他类型的存储单元MCb的主要部分的示意截面图，其中示出了通过使用其中在低温下执行第一退火的自对准多晶硅化物技术所制造的存储单元MCb。
如图18的虚线圆B所示，防止在控制栅电极CG与存储栅电极MG之间的ONO膜9上形成硅化物膜115。然而，如从图19所示的控制栅电极CG与存储栅电极MG之间的耐压特性可见，在有些情况下发生泄漏电流(涡电流)，因此使得不可能完全抑制泄漏电流。图19是说明图18中存储单元MCb的控制栅电极CG与存储栅电极MG之间的耐压特性的图形表示。
更特别地，虽然控制栅电极CG和存储栅电极MG必须相互绝缘，但是这些电极CG和MG经由ONO膜9上的硅化物膜115电短路。这种短路故障将引起半导体器件的可靠性和制造产量降低。
图20是说明由本发明人所检查的外围晶体管的示意截面图，其中示出了低耐压n沟道MIS晶体管。如图20所示，本发明人所研究的外围晶体管Qa形成在衬底1的主表面上。
外围晶体管Qa的源极区域(S)和漏极区域(D)分别由衬底1的主表面上所形成的n型扩散层13制成。n型扩散层13连同n型扩散层11一起构成LDD(轻掺杂漏极)结构。
在源极区域与漏极区域之间的衬底1的主表面上布置MIS晶体管的栅电极G。该栅电极G通过栅绝缘膜5形成在衬底1的主表面上。这个栅电极G由掺杂有杂质的多晶硅膜制成。
根据自对准多晶硅化物技术，在栅电极G和n型扩散层13上形成硅化物膜115。本发明人所使用的自对准多晶硅化物技术正如在上文所述的那样。
在由图20的虚线圆C所指示的有源端，硅化物膜115与n型扩散层13/p型阱4的接合面之间的距离太近，出现电流泄漏到衬底1的问题。而且，在栅电极G上和在n型扩散层13上的硅化物膜115中，存在通过侧壁的泄漏。该泄漏将引起半导体器件的可靠性和制造产量降低。
本发明的一个目的是提供一种能够提高半导体器件的可靠性的技术。
本发明的另一个目的是提供一种能够提高半导体器件的制造产量的技术。
本发明的以上和其它目的及新颖特征将从以下描述和附图中变得显而易见。
以下简短描述本发明的典型方面。
本发明旨在提供一种技术，其中使控制栅电极和存储栅电极在其上部上分别形成有硅化物膜和通过使硅化物膜在其表面上氧化而形成的氧化物膜。
本发明还旨在提供一种技术，其中通过第一热处理和第二热处理形成硅化物膜，其中根据在含有氧的气氛中执行的第二热处理，在硅化物膜的表面上形成氧化物膜。
以下简短地描述本发明的典型方面所达到的效果。
本发明所达到的效果在于，使得所得到的半导体器件在可靠性和制造产量方面可以得到提高。
图1是表示根据本发明的一个实施例的半导体器件的主要部分的示意截面图；图2是图1的存储单元的放大图；图3是说明图1的存储单元的控制栅电极与存储栅电极之间的耐压特性的图形表示；图4是图1的外围晶体管的放大图；图5是表示根据本发明的另一个实施例的半导体器件的主要部分在其制造步骤中的示意截面图；图6是表示图5随后的一个步骤的示意截面图；图7是表示图6随后的一个步骤的示意截面图；图8是表示图7随后的一个步骤的示意截面图；图9是表示图8随后的一个步骤的示意截面图；图10是表示图9随后的一个步骤的示意截面图；图11是表示图10随后的一个步骤的示意截面图；图12是表示图11随后的一个步骤的示意截面图；图13是表示图12随后的一个步骤的示意截面图；图14是在硅化物膜上形成的氧化物膜的厚度的温度依赖性的图形表示；图15是说明薄层电阻的累积频率分布的图形表示；图16是表示由本发明人所检查的存储单元的示意截面图；图17是说明图16的存储单元的控制栅电极与存储栅电极之间的耐压特性的图形表示；图18是表示由本发明人所检查的另一种类型的存储单元的示意截面图；图19是说明图18的存储单元的控制栅电极与存储栅电极之间的耐压特性的图形表示；和图20是表示由本发明人所检查的外围晶体管的示意截面图。
具体实施例方式
参考附图更详细地描述本发明的实施例。将会注意到，在全部图中，相同的参考标号原则上指示相同的部分或部件，并且不作重复说明。
根据本发明的一个实施例的半导体器件是这样一个半导体器件，例如微型计算机，它包括MONOS(金属氧化物氮化物氧化物半导体)非易失性存储器件(在下文简称为“存储单元”)，该非易失性存储器件具有由控制栅电极和存储栅电极所构成的分离结构；和多个MIS晶体管(在下文简称为“外围晶体管”或“晶体管”)，该多个MIS晶体管构成外围电路。关于构成外围电路的多个MIS晶体管，已经对例如低耐压n沟道MIS晶体管、低耐压p沟道MIS晶体管、高耐压n沟道晶体管和高耐压p沟道MIS晶体管进行了描述。
首先，参考
设置有存储单元和外围晶体管的半导体器件。
图1是示意表示根据本实施例的半导体器件的主要部分的截面图。如图1所示，在半导体衬底(在下文简称为“衬底”)1的主表面的存储区域上，形成具有控制栅电极CG和存储栅电极MG的存储单元MC。在衬底1的主表面上的外围区域，形成具有栅电极G的外围晶体管Q。也就是，图1分别示出了构成存储阵列的存储单元和构成存储单元的外围电路的外围晶体管。在控制栅电极CG的上部上，并且也在存储栅电极MG的上部上，形成例如由硅化钴膜制成的硅化物膜15。硅化钴膜的电阻如硅化钛膜的那样低，并且是能够抑制如微制造工艺中可能由细导线引起的电阻升高的硅化物膜。
存储单元MC的源极区域(S)和漏极区域(D)由在衬底1的主表面上形成的n型扩散层13组成。n型扩散层13连同n型扩散层11一起构成LDD(轻掺杂漏极)结构。
在源极区域与漏极区域之间的一个部分处的衬底1的主表面上，相互邻近地布置选择MIS晶体管的控制栅电极CG和存储MIS晶体管的存储栅电极MG。控制栅电极CG通过栅绝缘膜5形成在衬底1的主表面上。另一方面，在控制栅电极CG的一侧的侧面上，设置存储栅电极MG，并且借助于ONO膜9与控制栅电极CG绝缘，如从控制栅电极CG的那侧所见，该ONO膜9包括依次形成的氧化物膜9a、氮化物膜9b和氧化物膜9c。存储栅电极MG通过ONO膜9布置在衬底1的主表面上。这些控制栅电极CG和存储栅电极MG分别由掺杂有杂质的多晶硅膜制成。
根据自对准多晶硅化物技术，在控制栅电极CG、存储栅电极MG和n型扩散层13上方形成硅化物膜15。简短说明本发明所使用的自对准多晶硅化物技术。例如在衬底1的主表面上方形成钴(Co)膜，以便用其覆盖控制栅电极CG、存储栅电极MG等，并且使其经受第一热处理(第一退火)，以在电极和扩散层的硅(Si)表面上形成CoSi膜。其后，通过湿法蚀刻除去未反应的Co膜，随后进行第二热处理(第二退火)，以使CoSi膜相变成CoSi2膜。将会注意到，对于图1所示的存储单元MC，例如，在100％氮的气氛中在约420℃下执行第一退火，并且在含有氧的气氛中在约710℃下实行第二退火。
如在上文所述，控制栅电极CG和存储栅电极MG借助于ONO膜9相互绝缘，以便分别操作选择MIS晶体管和存储MIS晶体管。
图2是图1的存储器件MC的放大图。如图2所示，在硅化物膜15的表面上形成绝缘膜51。换句话说，设置该绝缘膜51，以便用其覆盖硅化物膜15。这用于抑制控制栅电极CG与存储栅电极MG之间的泄漏。更特别地，可以改善抗控制栅电极CG与存储栅电极MG之间的介质击穿的裕度。
图3是说明图1的存储单元的控制栅电极与存储栅电极之间的击穿或耐压特性的视图。如图3所示，用绝缘膜51对硅化物膜15进行覆盖能够减少短路故障。也就是，可以改善两个栅电极之间的耐压。特别地，将会看到在约15V的击穿电压的高电场区域中的短路抑制效果显著。
这样，在硅化物膜上设置绝缘膜可以带来半导体器件的可靠性的提高。
图4是图1的外围晶体管的放大图，其中示出了低耐受n沟道MIS晶体管和元件隔离部分2。
外围晶体管Q的源极区域(S)和漏极区域(D)分别由在衬底1的主表面上形成的n型扩散层13制成。n型扩散层13连同n型扩散层11一起构成LDD(轻掺杂漏极)结构。
在源极区域与漏极区域之间的衬底1的主表面上，布置MIS晶体管的栅电极G。栅电极G通过栅绝缘膜5形成在衬底1的主表面上。该栅电极G由掺杂有杂质的多晶硅膜制成。
根据自对准多晶硅化物技术，在栅电极G和n型扩散层13上形成硅化物膜15。在下文描述本发明人所使用的自对准多晶硅化物技术。
在下文所述的图5的一个步骤中，形成元件隔离部分2，并且在图5随后的清洁等步骤中，刮削去(scrape off)在元件隔离部分2中所埋置的绝缘膜，使得具有有源端的边界区域成为凹陷。
如图4所示，在具有有源端的边界区域所形成的硅化物膜15的表面上形成绝缘膜51。也就是，形成该绝缘膜51，以便用其覆盖硅化物膜15。即使元件隔离部分2在具有有源端的边界区域处成为凹陷，用绝缘膜51对硅化物膜15进行这样的覆盖也允许防止硅化物膜15与衬底1之间的泄漏，从而使硅化物膜15与n型扩散层13和p型阱4的接合面之间的距离相互接近。
同样地，即使硅化物膜15与控制栅电极CG的上部之间的距离相互接近，用绝缘膜51对硅化物膜15进行覆盖也允许防止通过控制栅电极CG的硅化物膜16的侧壁12的泄漏。
因此，在硅化物膜上设置绝缘膜带来半导体器件的可靠性的提高。
其次，说明存储单元的操作。将会注意到，为了便于说明，如图1所示，将在控制栅电极CG那侧的n型扩散层13作为漏极区域(D)，以及将在存储栅电极MG那侧的n型扩散层13作为源极区域(S)。
例如，通过分别对漏极区域施加0.8V，对源极区域施加6V，对存储栅电极MG施加12V，对控制栅电极CG施加1.5V，以及对p型阱4施加0V，来执行写操作，在这种情况下热电子从存储栅电极MG之下的沟道形成区域侧注入到ONO膜9的氮化物膜9b中。
例如，通过分别对漏极区域施加0V，对源极区域施加1.5V，对存储栅电极MG和控制栅电极CG两者施加1.5V，以及对p型阱4施加0V，来执行读出操作。
通过第一擦除方法、第二擦除方法和第三方法中的一种，可以执行擦除操作，在第一擦除方法中将注入到氮化物膜9b中的电子释放到存储栅电极MG，在第二擦除方法中将热空穴从存储栅电极MG之下的沟道形成区域注入到氮化物膜9b中，在第三方法中将注入到氮化物膜9b的电子放电到沟道形成区域中。
例如，通过对源极区域和漏极区域两者施加0V，对存储栅电极MG施加15V，以及对控制栅电极CG和p型阱4两者施加0V，来执行第一擦除方法，以使电子隧穿到作为ONO膜9的上层的氧化物膜9c中，并且从氮化物膜9b放电到存储栅电极MG中。
例如，通过分别对漏极区域施加0V，对源极区域施加7V，对存储栅电极MG施加-6V，以及对控制栅电极CG和p型阱4两者施加0V，来执行第二擦除方法，从而使热空穴经过用作ONO膜9的下层的氧化物膜9a，并且从存储栅电极MG之下的沟道形成区域侧注入到氮化物膜9b中。
例如，通过将注入到氮化物膜9b中的电子放电到沟道形成区域中，来执行第三方法。在这种方法中，例如，分别对源极区域和漏极区域两者施加0V，对存储栅电极MG施加-15V，以及对控制栅电极CG和p型阱4两者施加0V，从而使电子隧穿到氧化物膜9a中，并且从氮化物膜9b放电到沟道形成区域中。
其次，参考附图描述根据本发明的另一个实施例的制造半导体器件的方法。图5至图13分别是示意表示在根据本实施例的制造过程中的半导体器件的主要部分的截面图，其中示出了形成存储单元的区域(存储区域)和形成外围晶体管的区域(外围区域)。
首先，如图5所示，提供半导体衬底(在下文简称为“衬底”)1。该衬底1例如由具有约1Ω·cm至10Ω·cm的电阻率的p型单晶硅衬底制成。
其次，在衬底1的主表面(器件形成表面)的给定区域中形成元件隔离部分2。元件隔离部分2用于将有源区域(以及将有源区域和元件形成区域)相互隔开，并且例如通过在衬底1的主表面的给定部分处形成隔离槽而形成，此后通过CMP(化学机械抛光)方法将例如由氧化硅制成的绝缘膜抛光。
之后，在衬底1的主表面中其存储区域处，形成深n型阱3。深n型阱3例如通过As(砷)或P(磷)的n型杂质的选择性离子注入而形成。其次，在衬底1的主表面中分别在存储区域和外围区域处，形成p形阱4。该p型阱4例如通过B(硼)的p型杂质的选择性离子注入而形成。随后，在衬底1的主表面侧(即p型阱3的表面侧)形成用于存储单元和外围晶体管的沟道形成p型半导体区域(未示出)。该p型半导体区域例如通过在p型阱4中实行BF2(二氟化硼)的p型杂质的选择性离子注入而形成。
其次，为了防止离子注入到p型阱4中的杂质逃逸，在约1％的氧的气氛中在约1000℃下执行约30秒的退火。
其后，在衬底1的主表面上形成栅绝缘膜5。该栅绝缘膜5例如由约3nm厚的氧化硅膜制成，这个氧化硅膜通过在用氮稀释的氧的气氛中对衬底1进行热处理而形成。
随后，在衬底1的整个主表面上方形成硅膜6，以便用其覆盖栅绝缘膜5。该硅膜6例如由通过CVD(化学汽相沉积)方法形成的约250nm厚的多晶硅膜制成，它离子注入有杂质(例如As)，以减小多晶硅膜的电阻。其后，在约1％的氧的气氛中在约950℃下执行约10秒的退火，以便不允许杂质从硅膜6逃逸。
其次，在衬底1的整个主表面上方形成绝缘膜7，以便用其覆盖硅膜6。该绝缘膜7形成为帽层膜，具有作为掩膜层的作用，以在硅膜6的处理之后用于形成控制栅电极，并且还具有作为保护膜的作用，以保护控制栅电极在随后步骤中免遭损坏。绝缘膜7例如由CVD方法以约50nm的厚度形成的氧化硅制成。
随后，如图6所示，对绝缘膜7进行构图，之后将绝缘膜7用作掩膜，使硅膜6经受构图，以连同在存储区域中形成的控制栅电极CG一起，在外围区域中形成栅电极G。将会注意到，在控制栅电极CG和栅电极G与衬底1之间，布置栅绝缘膜5。
其次，在存储区域处的衬底1的主表面上形成p型半导体区域8。与控制栅电极CG相对准，例如通过在其中没有形成控制栅电极CG的存储区域(有源区域)的部分中实行BF2的p型杂质的选择性离子注入，来形成p型半导体区域8。
如图7所示，在包括控制栅电极CG的衬底1的整个主表面上方，叠置氧化物膜9a、氮化物膜9b和氧化物膜9c，随后实行用于致密化的热处理，以形成ONO膜9。氧化物膜9a例如由在用氮稀释的氧的气氛中对衬底1实行热处理而形成的约5nm厚的氧化硅膜制成。氮化物膜9b例如由用CVD方法在包括氧化物膜9a的衬底1的整个主表面上方形成的约10nm厚的氮化硅膜制成。氧化物膜9c例如由用CVD方法形成的约5nm厚的氧化硅膜制成。将会注意到，氮化物膜9b可以由含有氮作为氧化物膜的一部分的绝缘膜，例如氮氧化硅膜制成。氮氧化硅膜例如根据一种CVD方法形成，该CVD中使用例如甲硅烷(SiH4)的硅烷气体和例如一氧化二氮(N2O)、氦(He)等的稀释气体的混合气体。
其次，在整个ONO膜9上方形成硅膜10，以便用其覆盖控制栅电极CG。硅膜10例如由用CVD方法形成的约150nm厚的多晶硅膜形成，随后用杂质对其进行离子注入，以减小其电阻，并且进行退火，以激活杂质。
随后，如图8所示，例如用RIE(反应离子蚀刻)等，对硅膜10进行各向异性蚀刻。也就是，在控制栅电极CG的侧表面形成侧壁状的存储栅电极MG。
随后，如图9所示，通过将覆盖存储栅电极MG的光致抗蚀剂膜(未示出)用作掩膜，将除存储栅电极MG之外的硅膜10除去，之后通过选择性蚀刻除去ONO膜9。
相对于控制栅电极CG、存储栅电极MG和外围晶体管栅电极G的一个侧表面，自对准地形成n型扩散层(扩展区域)11。更特别地，例如，通过将控制栅电极CG、存储栅电极MG和外围晶体管的栅电极G用作掩膜，在衬底1的主表面中离子注入As或P，并且退火以激活离子，来形成该n型扩散层(扩展区域)11。
其次，为了防止在衬底1中离子注入的杂质逃逸，在约1％的氧的气氛中在约900℃下执行约30秒的退火。
随后，如图10所示，在存储栅电极MG的外侧、作为与存储栅电极MG相对的外侧的控制栅电极CG的侧表面以及栅电极G的两侧上，形成侧壁12。例如，通过用CVD方法形成约100nm厚的氧化硅膜，并且用RIE等对氧化硅膜进行各向异性蚀刻，来形成侧壁12。
在衬底1的主表面上形成n型扩散层(源极区域和漏极区域)13。例如，通过从衬底1的主表面侧将例如As的杂质选择性地离子注入到主表面的有源区域的部分中，来形成该n型扩散层13。
随后，在除去自然氧化物膜等之后，在衬底1的整个主表面上方形成金属膜14，以用其覆盖控制栅电极CG和存储栅电极MG，如图11所示。该金属膜14例如由用溅射方法形成的约8nm厚的钴(Co)膜制成。将会注意到，虽然在图中未示出，但在金属膜14上例如形成氮化钛(TiN)膜作为抗氧化剂用于抑制钴膜的氧化。
如图12所示，在控制栅电极CG、存储栅电极MG、栅电极G和n型扩散层13上，形成硅化物膜15a。
该硅化物膜15a由通过第一热处理(第一退火)形成的硅化钴膜制成，其中在控制栅电极CG、存储栅电极MG、栅电极G和n型扩散层13中的Si(硅)，和在金属膜14中的Co(钴)相互反应。在这个阶段下，硅化钴膜由CoSi和CoSi2的混合物形成。
在本实施例中，第一热处理条件包括100％氮气氛，约420℃的衬底温度，和约45秒的加热时间。在形成硅化物膜15a的情况下，用于硅化物反应的扩散物变为Co和Si。这样引起金属膜14中的Co向控制栅电极CG、存储栅电极MG、栅电极G和n型扩散层13扩散。同时，控制栅电极CG、存储栅电极MG、栅电极G和n型扩散层中的Si向金属膜14扩散。
将衬底温度设定为约420℃的理由是因为从控制栅电极CG和存储栅电极MG向金属膜14的Si横向扩散变小，能抑制在控制栅电极CG与存储栅电极MG之间的部分处的ONO膜9上形成硅化物膜。另一方面，当衬底温度例如设定为约470℃时，在控制栅电极CG与存储栅电极MG之间的ONO膜上形成硅化物膜，并且该硅化物膜引起控制栅电极CG与存储栅电极MG之间的短路故障。因此，当使用约420℃的衬底温度时，能抑制控制栅电极CG与存储栅电极MG之间的短路故障。
随后，为了除去未反应的金属膜14和减小硅化物膜15a的厚度，分别蚀刻金属膜14和硅化物膜15a。其后，如图13所示，在控制栅电极CG、存储栅电极MG、栅电极G和n型扩散层13上方，分别形成硅化物膜15和用其覆盖硅化物膜15的绝缘膜51。根据这个步骤，基本上分别在存储区域和外围区域中完成了存储单元MC和外围晶体管Q。
该硅化物膜15由硅化钴膜制成，这个硅化钴膜通过使控制栅电极CG、存储栅电极MG、栅电极G和n型扩散层13上的硅化物膜15a经受使其相变的第二热处理(第二退火)而形成。在该阶段下硅化钴膜由CoSi2组成。绝缘膜51由连同硅化钴膜的形成一起使硅化钴膜在其表面上氧化而形成的氧化物膜形成。
本实施例的第二热处理条件包括其浓度在100％的氧气氛，约710℃的衬底温度，和约60秒的加热时间。根据如上所示这样条件下的第二热处理，由CoSi制成的硅化物膜15a相变成CoSi2的硅化物膜15，并且同时，使硅化物膜在其表面上氧化，以形成绝缘膜51。这个绝缘膜51通过硅化钴膜的热氧化而形成，因此用其在硅化物膜15表面上覆盖硅化物膜15。这样，因为用氧化物膜对硅化物膜15的覆盖，例如能改善控制栅电极CG与存储栅电极MG之间的耐压。
为了允许CoSi经历相变而成为CoSi2，使第二热处理中的衬底温度比第一热处理中的衬底温度高。将会注意到，使第一热处理中的温度低的理由是防止因为Si的扩散反应的过度进行，对栅电极的外围部分(例如控制栅电极CG与存储栅电极MG之间)以及扩散层的外围部分(例如有源端部分)的范围，形成附加硅化物膜。
此外，使第二热处理的气氛中氮的比率比第一热处理的气氛中氮的比率低。在第二热处理中，使硅化钴膜在其表面上氧化，为此对硅化钴膜与氧之间的反应确实地供给氧气。另一方面，如果钴和氧在第一热处理中起反应而形成CoO核子，则作为第二热处理的结果，在形成CoSi2之后沉积氮化物膜时，该CoO经历异常生长，因此使得不可能形成良好质量的硅化钴膜。为此，在其浓度为100％的氮气氛中执行第一热处理。这样，将第二热处理的气氛中氮的比率设定在比第一热处理的气氛中氮的比率低的水平。
如在上文所述，例如，不同于在约1％的氧的气氛中执行的热处理，以便不允许在硅膜6，10中离子注入的杂质从那里逃逸，确实地供给氧，以形成用其覆盖硅化物膜的氧化物膜。更特别地，在第二热处理的气氛中氧的比率变得比所执行的使得不允许硅膜6，10中离子注入的杂质逃逸的热处理的气氛中氧的比率高。
当用于执行硅化钴膜的氧化的氧气的流量比降低时，能改善面内氧化物膜的厚度的均匀性，从而带来改善的电阻变化。因此，通过其中气氛中氧的比率在5％至100％的范围之内的第二热处理形成覆盖硅化钴膜的氧化物膜。
如参考上文的图4所示，在元件隔离区域2与有源区域之间的边界区域，同样地形成覆盖硅化钴膜的氧化物，以便能防止硅化物膜15与衬底1之间的泄漏。
其次，用CVD方法在包括存储单元MC和外围晶体管Q的衬底1的整个表面上方，分别形成氮化硅膜20和层间绝缘膜16，随后用CMP方法使其表面平坦化。其后，通过蚀刻在氮化硅膜20和层间绝缘膜16中形成连接孔17。其后，在连接孔17内部埋置例如金属的导电材料，以形成接触塞18，并且在层间绝缘膜16上形成布线19，以提供图1所示的结构。
形成氮化硅膜的条件例如在这样的条件下，其中将衬底温度保持在400℃，使用等离子体CVD方法形成膜。关于用于这种情况的开始气体，使用SiH4(硅烷)和NH3(氨)的混合气体，或SiH4(硅烷)和N2(氮)的混合气体。
在本发明的实践中，形成用其覆盖硅化物膜15的绝缘膜51。更特别地，使硅化钴膜热氧化来形成氧化物膜(绝缘膜)，以用其覆盖硅化钴膜。鉴于例如硅化物膜与接触塞之间的非导电和硅化物电阻的变化这些问题，覆盖硅化钴膜的氧化物膜并非正常地形成，或如果形成则并非正常地除去。然而，在本发明中，以上问题得到抑制，使得禁止具有分离结构的MONOS非易失性存储器件的控制栅电极与存储栅电极之间的短路故障，同时形成这样一个绝缘膜，以便覆盖控制栅电极和存储栅电极两者上的硅化物膜。
参考图14和图15，说明通过第二退火形成的硅化钴膜和在其上形成的氧化物膜。图14是说明在硅化物膜上形成的氧化物膜的厚度的温度依赖性的图表。图15是说明薄层电阻的累积频率分布的图表。
如图14所示，将会看到，通过第二退火在硅化物膜上形成的氧化物膜厚度的衬底温度依赖性线性地改变。更特别地，仅当衬底温度改变时，就能在硅化物膜上得到希望的氧化物膜厚度，这样允许容易地最优化接触导电的裕度和硅化物电阻的裕度。在衬底温度在680℃或以下的情况下，不发生钴的反应。另一方面，当温度不小于800℃时，氧经历过度反应，并且所得到的薄层电阻随氧化物膜的厚度增加而增加。而且，如果扩散层浅，则在硅化物膜形成时接合面可能破裂。在这个意义上，第二退火温度应该优选地在680℃至800℃，更优选地在680℃至730℃的范围之内。本实施例中绝缘膜51的厚度在3nm至7nm的范围内，当考虑最优化这样的接触导电的裕度或硅化物电阻的裕度时，优选地约5nm。
当使氧化物膜的厚度最优化时，如图15特别地表示那样，能使薄层电阻的升高最小。将会注意到，通过控制溅射膜(钴膜)的厚度，能将电阻的升高控制在给定范围之内(例如在确保控制栅电极CG与存储栅电极MG之间的短路裕度的范围之内)。因为通过降低用于氧化的原料气(feed gas)的流量比，能改善面内氧化物膜的厚度的均匀性，所以可改善电阻的变化。
因此，覆盖硅化钴的氧化物膜例如能抑制在控制栅电极与存储栅电极之间的短路故障，同时抑制例如在硅化物膜与接触塞之间的非导电和硅化物电阻的变化这些问题。换句话说，当在如上文所提出的这样条件下执行热处理时，能得到一种半导体器件，其中使控制栅电极与存储栅电极之间的短路故障得到抑制。
虽然基于实施例特定地描述了本发明人所做出的本发明，但是本发明不应被认为是局限于此，而是可以在不脱离本发明的精神的情况下，进行各种变化和替代。
例如，虽然在前述实施例中描述了将硅衬底应用为半导体衬底的情况，但是也可以使用SOI衬底。这里使用的SOI衬底意指具有这样一种结构的衬底，其中在支撑衬底上形成有绝缘体层，并且在绝缘体层上进一步形成有由半导体硅制成的硅层。
此外，虽然在前述实施例中例如描述了根据自对准多晶硅化物技术将Co(钴)用作与硅起反应的金属膜的材料，但是可以使用除Co外的各种高熔点金属材料(例如Ni，W，Ti等)。在这样情况下，根据本发明在硅化物膜上形成氧化物膜，使得可以抑制例如在微制造的狭窄电极之间的泄漏故障。
因此，本发明在制造半导体器件的领域内具有广泛的实用性。
权利要求
1.一种具有非易失性存储器件的半导体器件，包括半导体衬底；第一绝缘膜，在所述半导体衬底的主表面上方形成；控制栅电极，通过所述第一绝缘膜在所述半导体衬底上方形成；第二绝缘膜，沿所述控制栅电极的侧表面和所述半导体衬底的所述主表面形成；和存储栅电极，通过所述第二绝缘膜分别在所述控制栅电极的所述侧表面和所述半导体衬底的所述主表面上方形成，其中在所述控制栅电极的上部上方，并且还在所述存储栅电极的上部上方，分别形成硅化物膜和通过使所述硅化物膜在其表面上氧化而形成的氧化物膜。
2.根据权利要求1的半导体器件，其中所述氧化物膜覆盖所述硅化物膜的所述表面。
3.根据权利要求1的半导体器件，其中所述硅化物膜是硅化钴膜。
4.一种制造具有MIS晶体管的半导体器件的方法，所述半导体器件包括硅衬底；栅绝缘膜，在所述硅衬底的主表面上方形成；栅电极，包括通过所述栅绝缘膜在所述硅衬底上方形成的硅膜；侧壁，在所述栅电极的侧表面上形成；和扩散层，在所述硅衬底的所述主表面上方与所述侧壁自对准地形成，所述方法包括以下步骤(a)在所述硅衬底的整个所述主表面上方形成金属膜，以便用其覆盖所述栅电极；(b)通过第一热处理，使所述硅膜与所述金属膜以及所述扩散层与所述金属膜起反应，以分别在所述栅电极的上部和所述扩散层的上部上方形成第一硅化物膜；(c)在所述步骤(b)之后，除去留下未反应的所述金属膜；和(d)在含有氧的气氛中通过第二热处理，使所述第一硅化物膜经受相变，以形成第二硅化物膜和在所述第二硅化物膜的表面上的氧化物膜。
5.根据权利要求4的方法，其中在氮的气氛中执行所述第一热处理，并且在所述第二热处理的气氛中氮的比率比在所述第一热处理的气氛中氮的比率低。
6.根据权利要求4的方法，其中在所述第二热处理中所述硅衬底的温度比在所述第一热处理中所述硅衬底的温度高。
7.根据权利要求4的方法，其中在所述第二热处理中所述硅衬底的温度在680℃至800℃。
8.根据权利要求4的方法，其中在所述第二热处理中所述硅衬底的温度在680℃至730℃。
9.根据权利要求4的方法，还包括以下步骤(e)在所述栅绝缘膜上方形成多晶硅膜，以在所述多晶硅膜中注入离子；和(f)在所述步骤(e)之后，在含有氧的气氛中通过第三热处理，形成具有所述多晶硅膜的所述硅膜，其中在所述第二热处理的气氛中氧的比率比在所述第三热处理的气氛中氧的比率高。
10.根据权利要求4的方法，其中在所述第二热处理的气氛中氧的比率在5％至100％的范围内。
11.一种制造具有非易失性存储器件的半导体器件的方法，所述半导体器件包括硅衬底；第一绝缘膜，在所述硅衬底的主表面上方形成；控制栅电极，包括通过所述第一绝缘膜在所述硅衬底上方形成的硅膜；第二绝缘膜，沿所述控制栅电极的侧壁和所述硅衬底的所述主表面形成；和存储栅电极，包括在所述控制栅电极的所述侧壁和所述硅衬底的所述主表面上方形成的第二硅膜，所述方法包括以下步骤(a)在所述硅衬底的整个所述主表面上方形成金属膜，以便用其覆盖所述控制栅电极和所述存储栅电极；(b)通过第一热处理，使所述第一硅膜与所述金属膜以及所述第二硅膜与所述金属膜起反应，以分别在所述控制栅电极的上部和所述存储栅电极的上部上方形成第一硅化物膜；(c)除去在所述步骤(b)中留下未反应的所述金属膜；和(d)在含有氧的气氛中通过第二热处理，使所述第一硅化物膜经受相变，以形成第二硅化物膜和在所述第二硅化物膜的表面上的氧化物膜。
12.根据权利要求11的方法，其中在氮的气氛中执行所述第一热处理，并且在所述第二热处理的气氛中氮的比率比在所述第一热处理的气氛中氮的比率小。
13.根据权利要求11的方法，其中在所述第二热处理中所述硅衬底的温度比在所述第一热处理中所述硅衬底的温度高。
14.根据权利要求11的方法，其中在所述第二热处理中所述硅衬底的温度在680℃至800℃。
15.根据权利要求11的方法，其中在所述第二热处理中所述硅衬底的温度在680℃至730℃。
16.根据权利要求11的方法，还包括以下步骤(e)在所述栅绝缘膜上方形成多晶硅膜，以在所述多晶硅膜中注入离子；和(f)在所述步骤(e)之后，在含有氧的气氛中通过第三热处理，形成由所述多晶硅膜制成的所述硅膜，其中在所述第二热处理的气氛中氧的比率比在所述第三热处理的气氛中氧的比率高。
17.根据权利要求11的方法，其中在所述第二热处理的气氛中氧的比率在5％至100％的范围内。
全文摘要
一种存储单元，具有控制栅电极，通过栅绝缘膜布置在半导体衬底的主表面上；ONO膜，沿控制栅电极的侧表面和半导体衬底的主表面布置；存储栅电极，通过ONO膜布置在控制栅电极的侧表面上和半导体衬底的主表面上。使控制栅电极和存储栅电极在其上部上方分别形成有硅化物膜和通过使硅化物膜的表面氧化而形成的绝缘膜。
文档编号H01L29/423GK101043037SQ200710006940
公开日2007年9月26日 申请日期2007年1月31日 优先权日2006年3月20日
发明者町田悟, 石井泰之, 工藤敏生, 高桥雅人, 铃木征洋 申请人:株式会社瑞萨科技