半导体器件及其制造方法

专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种半导体器件以及该半导体器件的制造方法。更具体地，本发明涉及一种具有金属氧化物半导体(MOS)场效应晶体管的半导体器件。 本发明还涉及该半导体器件的制造方法。
背景技术：
作为一种加快MOS场效应晶体管(以下称为MOSFET)的运行速度的 技术，目前已经采用向沟道施加预定应力以使沟道晶体发生应变从而增大载 流子的沟道迁移率的"应变技术"。向沟道部分施加应力的技术的例子包括改变作为元件隔离区的浅沟槽 隔离(STI)内填充的材料，从而改变施加给沟道的应力的技术；在源极区 或漏极区中嵌入晶格常数不同于硅衬底晶格常数的材料从而给沟道施加应 力的技术；以及在源极区或漏极区上形成硅化物从而通过所述硅化物和硅衬 底之间的热膨胀差异而给沟道施加应力的技术。此外，向沟道部分施加应力的技术的例子还包括采用接触蚀刻停止衬膜 (以下称为CESL膜)覆盖MOSFET从而利用CESL膜的内应力而给沟道施 加应力的技术。根据该技术，可以低耗费地将应力施加给沟道。作为利用这种应力膜的例子，例如日本未审査专利公开号No.2005-5633 公开了一种半导体器件，其中在源极区以及漏极区上形成应力膜，从而给沟 道施加应力。在互补MOS (CMOS)结构中，当应力沿源极-漏极方向施加到n沟道 MOSFET从而拉伸整个沟道，以及当应力沿源极-漏极方向施加到p沟道 MOSFET从而压縮整个通道时，可以提高载流子的各沟道迁移率。不过近来进一步要求MOSFET加速。因此，难以通过单独使用上述技 术来给沟道施加足够的应力。 ，此外，需要简单和有效地给沟道施加应力从而抑制加工成本。 就成本而言，上述在MOSFET上覆盖CESL膜的技术是优选的。但是， 当为了给沟道施加更高的应力而过度地增加膜的内应力时，晶片本身会发生 翘曲。其结果会导致难以进行用于形成图案的光刻工艺。因此，在改善膜的 内应力方面存在许多限制。因此，到目前为止必须同时采用多种技术来改进施加给沟道的应力。但 是，这样做的问题在于处理成本会增大。发明内容鉴于上述问题，本发明的目的是提供一种能够利用低成本的结构来改进 MOSFET运行速度的半导体器件以及该半导体器件的制造方法。为了实现上述目的，根据本发明，提供了一种具有MOS场效应晶体管 的半导体器件。该半导体器件包括形成为覆盖源极、漏极、侧壁绝缘层以 及栅极的应力膜，其中在所述应力膜中形成从所述应力膜的表面朝向所述侧 壁绝缘层延伸的缝隙。从下面的说明并结合示例性地示出本发明优选实施例的附图，本发明的 上述和其它目标、特征以及优点将变得更加明显。


图1是示出根据本发明实施例的半导体器件的示意性结构的截面图。 图2A和图2B示出了利用具有内拉应力的应力膜的情况下的MOSFET上的应力分量的状态。图3是在利用具有内拉应力的应力膜的情况下的应变分量的FEM(有限元法)仿真结果。图4A和图4B示出了利用具有内压应力的应力膜的情况下的MOSFET 上的应力分量的状态。图5是利用具有内压应力的应力膜的情况下的应变分量的FEM仿真结果。图6示出了压阻系数的一个例子。图7是示出了在利用具有内拉应力的应力膜的情况下，由于侧壁绝缘层 的差异而引起应变分量差异的FEM仿真结果。
图8A、图8B和图8C示出了本实施例的半导体器件的制造步骤(部分1) 。图9A、图9B和图9C示出了本实施例的半导体器件的制造步骤(部分2) 。图IOA、图IOB和图IOC示出了本实施例的半导体器件的制造步骤(部 分3)。图IIA、图IIB和图IIC示出了本实施例的半导体器件的制造步骤(部 分4)。图12A和图12B示出了本实施例的半导体器件的制造步骤(部分5)。 图13A和图13B示出了本实施例的半导体器件的制造步骤(部分6)。 图14A和图14B示出了本实施例的半导体器件的制造步骤(部分7)。 图15A和图15B示出了本实施例的半导体器件的制造步骤(部分8)。 图16A和图16B示出了本实施例的半导体器件的制造步骤(部分9)。 图17示出了 CESL膜、硅氧化物膜和硅氮化物膜的氢氟酸蚀刻速率。 图18A和图18B是通过比较其中形成缝隙的应力膜和其中未形成缝隙的应力膜之间的迁移率改进效果所获得的结果。图19A和图19B示出了具有双层侧壁绝缘层结构的CMOSFET的部分制造步骤。
具体实施方式
下面将参考附图来描述本发明的优选实施例，其中，全文中相同的参考 标记表示相同的要素。图1是示出根据本实施例的半导体器件的示意性结构的截面图。 根据本实施例的半导体器件具有MOSFET。在MOSFET的栅极部分中， 在半导体衬底1上形成栅极氧化膜2，并且在栅极氧化膜2上形成多晶硅栅 电极3。在多晶硅栅电极3的每一侧壁上形成由硅氧化物膜4a和硅氮化物膜 4b构成的侧壁绝缘层4。在半导体衬底l中形成源极5和漏极6。而且，形 成覆盖源极5、漏极6和栅极的应力膜7。对于所述应力膜7，例如使用CESL 膜。在MOSFET为n沟道MOSFET的情况下，使用具有内拉应力的应力膜 7。在MOSFET为p沟道MOSFET的情况下，使用具有内压应力的应力膜7。
在根据本实施例的半导体器件中，在应力膜7中形成从应力膜7的表面 朝向栅极的侧壁绝缘层4延伸的缝隙8。这里，缝隙8形成为朝向所述侧壁 绝缘层4的、位于源极5侧的端部和位于漏极6侧的端部延伸。这里所说的缝隙8包括将栅极上的应力膜7a、源极5上的应力膜7b以 及漏极6上的应力膜7c完全隔开的缝隙，以及未将这些膜完全隔开的缝隙。图2A和图2B示出了在利用具有内拉应力的应力膜的情况下的 MOSFET上的应力分量的状态。图2A示出了利用传统的、其中未形成缝隙 的应力膜的情况下的应力分量的状态。图2B示出了利用本发明的、其中形 成缝隙的应力膜的情况下的应力分量的状态。具有内拉应力的应力膜7本身是收縮了的膜。因此，借助源极5和漏极 6上的应力膜7的这种收縮，在沟道中产生沿源极-漏极方向的拉应变。但是，在如图2A所示的、应力膜7中未形成缝隙的情况下，在源极5 和漏极6上的应力膜7中的局部收縮分量可能会受应力膜7的所述局部收縮 分量中的栅极上的收縮分量的影响而减小(relax)。结果，在沟道中不能产 生足够的拉应变。另一方面，在如图2B所示的、形成有从应力膜7的表面向栅极的侧壁 绝缘层4延伸的缝隙8的情况下，栅极上的应力膜7a的局部收縮分量与源 极5和漏极6上的应力膜7b和7c的局部收縮分量分隔开。这样，可以防止 源极5和漏极6上的应力膜7b和7c的收縮分量减小。因此，在沟道中可以 产生足够的拉应变。图3是利用具有内拉应力的应力膜的情况下的应变分量的FEM(有限元 法)仿真结果。在这里，图3示出了如图2A所示的、应力膜7中未形成缝隙的半导体 器件的源极-漏极方向上的应变分量^以及沟道深度方向上的应变分量％。 同时，图3还示出了如图2B所示的、应力膜7中形成缝隙8的半导体器件 的源极-漏极方向上的应变分量^和沟道深度方向上的应变分量￡yyslit。此 外，正应变表示拉应变，而负应变表示压应变。如图中所示，与其中未形成缝隙8的半导体器件相比较，其中形成缝隙 8的半导体器件可以在不削弱沟道深度方向上的压应变的情况下增加源极-漏极方向上的拉应变。
图4A和图4B示出了在利用具有内压应力的应力膜的情况下的 MOSFET上的应力分量的状态。图4A示出了在利用传统的、其中未形成缝 隙的应力膜的情况下的应力分量的状态。图4B示出了在利用本发明的、其 中形成缝隙的应力膜的情况下的应力分量的状态。具有内压应力的应力膜7本身是一种可伸展的膜。因此，借助源极5和 漏极6上的应力膜7中的张力，在沟道中产生沿源极-漏极方向的压应变。不过，在如图4A所示的、应力膜7中未形成缝隙的情况下，源极5和 漏极6上的应力膜7中的局部拉应力分量会由于应力膜7中的所述局部拉应 力分量中的栅极上的拉应力分量而减小。另一方面，在如图4B所示的、形成有从应力膜7的表面朝向栅极的侧 壁绝缘层4延伸的缝隙8的情况下，在栅极上的应力膜7a中的局部拉应力 分量与源极5和漏极6上的应力膜7b和7c中的局部拉应力分量分隔开。这 样，可以防止源极5和漏极6上的应力膜7b和7c中的拉应力分量减小。因 此，在沟道中可以产生足够的压应变。图5是利用具有内压应力的应力膜的情况下的应变分量的FEM仿真结果。在这里，图5示出了在如图4A中所示的、应力膜7中未形成缝隙的半 导体器件的源极-漏极方向上的应变分量￡xx以及沟道深度方向上的应变分量 %y。同时，图5还示出了如图4B所示的、应力膜7中形成缝隙8的半导体 器件的源极-漏极方向上的应变分量sxx—slit和沟道深度方向上的应变分量%y—slit o如图中所示，与其中未形成缝隙8的半导体器件相比较，其中形成缝隙 8的半导体器件可以在不削弱沟道深度方向上的压应变的情况下增加源极-漏极方向上的压应变。沟道无应变时的迁移率Mo与沟道有应变时的迁移率的变化量An之比大 致由以下公式表示△ 一0 — I Hlong x Olong+nperp x aPERp| (1)这里，nLOM是相应于沿源极-漏极方向的应力的压阻系数(应变分量相应于电阻率的变化灵敏度)，而dLOM是沿沟道的源极-漏极方向的应力。此 夕卜，npERp是相应于沿沟道深度方向的应力的压阻系数，并且(Jp^p是沿沟道 深度方向的应力。硅衬底表面上的压阻系数根据沟道方向和应力方向而不同。图6示出了压阻系数的一个例子。在这里，图6示出了参考C.S.Smith, Phys. Rev. 94, 42 (1954)的一个例 子，该压阻系数(PR系数)在沟道方向为<110>和<100>方向的情况下计算。 uii、 ni2 和ri44是硅(100)的晶轴线和应力轴线彼此一致的情况下的压阻系 数。在沟道方向为<110>方向的情况下，相应于沿源极-漏极方向(<110>方 向)应力的压阻系数iiLONG由nu、 nu禾Qn44表示为(n"+n!2+n44)/2。另外，沿 <1化>方向的压阻系数iitoans由n 、 1112和n44表示为(nu+n『n44)/2。此外， 沿沟道深度方向(<001>方向)的压阻系数np服p由i^2表示。另一方面，在沟道方向为<100>方向的情况下，沿源极-漏极方向(<100> 方向)的应力的压阻系数i^o恥由nu表示。另外，沿<010>方向的压阻系数 iitrans由1112表示。此外，沿沟道深度方向(<001>方向)的压阻系数nPERp 也由1112表示。图6示出了 n沟道MOSFET (电阻率11.7Qcm)和p沟道MOSFET (电 阻率7.8Qcm)的压阻系数 iilong、 iitrans禾口 npERp。由公式(1)应当理解的是，为了增加载流子的迁移率，必须增加沿源 极-漏极方向的应力ctlONC或者沿沟道深度方向的应力cjprep。在n沟道 MOSFET中，沿沟道深度方向的压阻系数npERp高达53.4,因此可以有效地 通过应力膜7从栅极上方给沟道施加应力。在本实施例的半导体器件中，在具有内拉应力的应力膜7中形成缝隙8。 其结果是，如图3所示，可以在不削弱沟道深度方向上的压应变的情况下增 大沿源极-漏极方向的拉应变。因此，可以提高载流子的迁移率。而且，在沟 道方向是<100>方向的情况下，沿源极-漏极方向的压阻系数riLOMj的值高达 -102.2，因此可以特别有效地提高载流子的迁移率。另一方面，在p沟道MOSFET中，如图6中所示，沿源极-漏极方向的 压阻系数iil()^代表最大值。在本实施例的半导体器件中，在具有内压应力 的应力膜7中形成缝隙8。其结果是，如图5所示，可以增大沿源极-漏极方 向的压应变。因此，可以提高载流子的迁移率。
当缝隙8如图1中所示形成为延伸至侧壁绝缘层4的、位于源极5侧的 端部或位于漏极6侧的端部时，其可以很好地将栅极上的应力膜7a中的局 部应力分量与源极5上的应力膜7b中的局部应力分量以及漏极6上的应力 膜7c中的局部应力分量隔开。不过，缝隙8并非必须形成在所述端部。而且，己知的是，通过减少栅极的侧壁绝缘层4，源极5和漏极6上的 应力膜7可以靠近沟道，这样，可以增加沟道的应变分量。例如，在IEDM2005 中Y.C丄iu等人公开了通过使用由L形氧化膜形成的侧壁绝缘层而增大应变图7是示出了在利用具有内拉应力的应力膜的情况下，由于侧壁绝缘层 的差异而引起的应变分量差异的FEM仿真结果。Sxx是沿源极-漏极方向的应 变分量，而Syy是沿沟道深度方向的应变分量。这里，图7示出了在应力膜中未形成缝隙的情况下、通过使用有限元法 来估算由于侧壁绝缘层的差异而产生的应变分量所获得的结果。而且，使用 如图1所示的、具有侧壁绝缘层4的半导体器件作为参考。当栅极的侧壁结构由L形氧化膜(例如，膜厚为7至10nm)组成时， 相比于图1中所示的侧壁结构可以增加应变分量。而且，当L形侧壁结构形 成为由硅氧化物膜(例如，膜厚为2nm)和硅氮化物膜(例如，膜厚为7至 10nm)组成的双层结构时，还可以进一步增加应变分量。因此，在具有如图l所示的、其中形成缝隙8的应力膜7的半导体器件 中，当采用具有L形侧壁结构的侧壁绝缘层4时，可以进一步提高载流子的 迁移率(L形侧壁结构将在后面详细描述)。下面将描述根据本实施例的半导体器件的具体制造方法。以下将以CMOSFET的制造步骤为例来进行描述。下述的制造条件或膜厚仅是一个示例，因此，本实施例并不具体地限制 于这些值。图8至图16示出了根据本实施例的半导体器件的制造步骤。 这些步骤从在p型半导体衬底10上形成用于隔离n沟道MOSFET和p 沟道MOSFET的元件隔离区开始。首先，例如通过90(TC下的干式氧化在半 导体衬底10上形成10nm厚的硅氧化物膜11。然后，通过利用例如二氯甲 硅烷(SiH2Cl2)以及氨水(NH3)作为基材(base)的热化学气相沉积(CVD) 方法，在75(TC的温度下在硅氧化物膜11上沉积112nm厚的硅氮化物膜12 (图8A)。接下来，仅蚀刻在所述元件隔离区中的硅氧化物膜11和硅氮化物膜12 (图8B)。然后利用硅氧化物膜11和硅氮化物膜12作为掩模，在半导体 衬底10中形成凹槽13 (图8C)。之后，例如通过等离子体CVD法从硅氮化物膜12的上方沉积例如氧化 膜14的绝缘体，并同时将该绝缘体填充在凹槽13中。然后，利用化学机械 抛光(CMP)法抛光并平坦化氧化膜14 (图9A)。而且，由例如利用加热 到15(TC的磷酸(H3P04)的湿处理法除去硅氮化物膜12。并且进一步地利 用氢氟酸(HF)除去硅氧化物膜11 (图9B)。之后，在p沟道MOSFET 的形成区中形成n阱15 (图9C)。然后，例如通过干式氧化形成大约1.5nm厚的硅氧化物膜16。之后在硅 氧化物膜16上沉积例如大约100nm厚的多晶硅层17 (图10A)。然后，以 光致抗蚀剂掩模18覆盖n沟道MOSFET的形成区，并且以例如6xl015cm—2 的浓度向多晶硅层17中注入硼(B)(图10B)。随后，在除去光致抗蚀剂 掩模18之后，以光致抗蚀剂掩模19覆盖p沟道MOSFET的形成区，并且 以例如8xl015cm—2的浓度向多晶硅层17中注入磷(P)(图10C)。随后，进行光刻处理，并且激活注入到多晶硅层17中的杂质从而形成 栅极氧化膜16a和16b以及多晶硅栅电极17a和17b (图11A)。接下来， 以光致抗蚀剂掩模20覆盖n沟道MOSFET的形成区，并且例如以0.5keV、 lxl015cm—2的浓度注入硼从而形成p沟道MOSFET的源极延伸部21和漏极 延伸部22 (图11B)。然后，在除去光致抗蚀剂掩模20之后，以光致抗蚀 剂掩模23覆盖p沟道MOSFET的形成区，并且例如以3keV、 lxl015cm—2 的浓度注入砷(As)从而形成n沟道MOSFET的源极延伸部24和漏极延伸 部25 (图11C)。之后，在大约为50(TC至60(TC或更低的温度下，通过CVD方法在多晶 硅栅电极17a和17b的侧壁上按顺序沉积下述膜，从而形成上述的L形侧壁 绝缘层。首先，沉积例如3nm厚的硅氧化物膜26。然后，沉积10nm厚的硅氮化 物膜27。然后，沉积5nm厚的硅氧化物膜28。最后，沉积20nm厚的硅氮
化物膜29 (图12A)。随后，对顶部的硅氮化物膜29进行干蚀刻以形成侧 壁型的硅氮化物膜29a和29b。然后，对下方的硅氧化物膜28也进行干蚀刻 从而形成L形硅氧化物膜28a和28b。然后类似地对硅氮化物膜27进行干蚀 刻从而形成L形硅氮化物膜27a和27b。最后对最下方的硅氧化物膜26进行 干蚀刻以形成L形硅氧化物膜26a和26b (图12B)。接下来，以光致抗蚀剂掩模30覆盖n沟道MOSFET的形成区，并且例 如以3keV、 lxl015cm—2的浓度注入作为p型杂质的硼，从而形成p沟道 MOSFET的漏极31和源极32 (图13A)。随后，以光致抗蚀剂掩模33覆 盖p沟道MOSFET的形成区，并且例如以6keV、 lxl016cm—2的浓度注入作 为n型杂质的磷(P)，以形成n沟道MOSFET的源极34和漏极35(图13B)。 之后，例如在氮保护气氛和100(TC的温度下进行10秒的快速热处理(RTP)， 以激活被注入的杂质。接下来，在源极32和34、漏极31和35以及多晶硅栅电极17a和17b 上形成镍硅化物36。同时，通过干蚀刻除去在栅极的侧壁上的硅氮化物膜 29a和29b (图14A)。这里，镍硅化物36的形成步骤如下进行。首先，在 半导体衬底10的表面上沉积大约5nm厚的镍(Ni)膜。随后，例如在大约 30(TC下通过RTP进行热处理，然后，通过过硫酸盐处理除去未反应的镍。 之后，例如在40(TC至50(TC的条件下进行另外的热处理从而使所述镍膜的 电阻降低。这样，形成如图14A所示的镍硅化物36。也可以用钴(Co)代 替镍以被硅化。随后，通过等离子体CVD法沉积100nm厚的CESL膜37作为具有内拉 应力的硅氮化物膜。这时所使用的CESL膜37具有内拉应力，该拉应力的 绝对值例如是1.5GPa或更高。此外，在沉积过程中，所述CESL膜37被沉 积成栅极部分具有较高的深宽比(深度方向上的膜厚与横向上的膜厚之间的 比)。然后，以光致抗蚀剂掩模38覆盖n沟道MOSFET的形成区，通过蚀刻 除去p沟道MOSFET的形成区中的CESL膜37 (图15A)。之后，通过等 离子体CVD法沉积100nm厚的CESL膜39作为具有内压应力的硅氮化物膜 (图15B)。这时所使用的CESL膜39具有内压应力，该内压应力的绝对值 例如是2.5GPa或更高。此外，在沉积过程期间，CESL膜39被沉积成栅极部分具有较高的深宽比(深度方向上的膜厚与横向上的膜厚之间的比)。接下来，以光致抗蚀剂掩模40覆盖p沟道MOSFET的形成区，并且通 过蚀刻除去n沟道MOSFET的形成区中的CESL膜39 (图16A)。之后， 通过例如利用氢氟酸溶液的湿处理来蚀刻CESL膜37和CESL膜39。在该 湿处理过程中，通过控制湿处理的时间来进行蚀刻，以使得当所述CESL膜 37和39的膜厚为t并且其目标膜厚为T时湿处理膜厚为t-T。特别是，当所 述CESL膜37和39沉积的厚度大约为100nm时，例如将CESL膜37和39 蚀刻去大约20nm。此时，由于靠近L形侧壁上的弯折部的CESL膜37和39的膜厚均较薄， 因此通过蚀刻形成靠近所述侧壁绝缘层的弯折部延伸的缝隙41 (图16B)。图17示出了CESL膜、硅氧化物膜和硅氮化物膜的氢氟酸蚀刻速率。硅氮化物膜的蚀刻速率明显较慢，其是CESL膜37和39的蚀刻速率的 大约十分之一到八分之一。因此，可在栅极侧壁上的L形硅氮化物膜27a和 27b处停止形成缝隙41。之后，进行例如中间绝缘层的形成步骤、接触孔的普通形成步骤以及普 通的布线步骤等公知的制造步骤，从而完成所述CMOSFET。不过在这里略 去这些制造步骤的描述。在如上所述形成的CMOSFET中估算了迁移率的变化，结果如下。图18A和图18B示出了通过比较其中形成缝隙的应力膜和其中未形成缝 隙的应力膜之间的迁移率改进效果得到的结果。图18A示出了 n沟道 MOSFET中的比较结果。图18B示出了p沟道MOSFET中的比较结果。利用由有限元法所估算的应变分量来计算沿源极-漏极方向的应力dL，e 以及沿沟道深度方向的应力CJperp。通过上述公式(1)计算沟道有应变时的迁移率改变量A^与沟道无应变时的迁移率^之比A^y^。这里，<110>方向 被假定为沟道方向，并且利用如图6中所示的值作为压阻系数。从这些结果中可以发现下述事实。在n沟道MOSFET中，利用其中形 成有缝隙41的CESL膜37的本实施例的半导体器件的比A^/no为73.38%。 因此，与使用其中未形成缝隙41的CESL膜37的情形(A^/内为16.02%) 相比，本实施例的半导体器件的迁移率显然具有大的增大效果。同样地，在 p沟道MOSFET中，利用其中形成有缝隙41的CESL膜39的本实施例的半
导体器件的比Ap4io为119.06%。因此，与使用其中未形成缝隙41的CESL 膜39的情形(A^Ai。为28.38%)相比，本实施例的半导体器件的迁移率显 然具有大的增大效果。根据上述的制造方法，在形成于n沟道MOSFET和p沟道MOSFET上 的CESL膜37和39中，缝隙41靠近栅极的L形侧壁上的弯折部形成。这 样，可以防止在源极和漏极部分的CESL膜37和39中的应力分量受到栅极 部分的应力分量的影响而减小。因此，即使不使用具有大的内应力的CESL 膜37和39，也可以使沟道产生大的应变。因此，可以使用低成本的结构来改进MOSFET或CMOSFET的运行速度。进一步地，在CESL膜37和39中，由于栅极部分、源极和漏极部分被 缝隙41隔开，因此可以隔开局部应力分量。因此，即使使用具有较大内应 力的CESL膜37和39，也可以避免由于收縮或拉伸而导致的整体膜裂缝。在上面的描述中是利用氢氟酸处理在CESL膜37和39中形成缝隙41 。 可选地，在用于沉积CESL膜37和39的等离子体CVD方法中，当增加偏 压(bias)以获得3或更大的深宽比时，同样可以靠近栅极的L形侧壁绝缘 层上的弯折部形成缝隙41。在这种情况下，可以利用氢氟酸处理来得到缝隙 41。此外，可以通过形成多晶硅栅电极17a和17b使其具有3或更大的深宽 比，来实现与上述类似的状态。在上述描述中使用硅氮化物膜27a和27b作为侧壁绝缘层。类似地，也 可以使用对氢氟酸具有高耐抗性的硅碳化物绝缘膜。在上述描述中，硅氧化物膜28a和28b形成为顶部的侧壁绝缘层。类似 地，也可以使用非晶硅膜。此外，可以在向源极32和32以及漏极31和35 进行离子注入之后通过干蚀刻来彻底除去硅氧化物膜28a和28b。在使用非 晶硅膜的情况下，可以通过干蚀刻和湿蚀刻的组合处理将由于掺入杂质而可 能具有导电特性的膜彻底除去，以防止栅极和源极32或34以及栅极和漏极 31或35上的镍硅化物36之间短路。上述描述是以栅极上具有L形侧壁绝缘层的CMOSFET的制造步骤为例 进行的。此外，也可以采用如图1中所示的双层侧壁绝缘层结构。图19A和图19B示出了具有双层侧壁绝缘层结构的CMOSFET的部分
制造步骤。当形成所述双层侧壁绝缘层结构时， 一直到图IIC的制造步骤与具有L 形侧壁绝缘层结构的CMOSFET的制造步骤相同。这里，与图11中所示要 素相同的要素由与图11中的附图标记相同的附图标记表示。在形成双层侧壁绝缘层结构的过程中，进行以下的步骤。在形成延伸部 21、 22、 23和24之后，例如利用热CVD法沉积大约5nm厚的硅氧化物膜 51 。进一步地，通过热CVD法沉积大约30nm厚的硅氮化物膜52 (图19A)。 之后，进行蚀刻以形成在多晶硅栅电极17a和17b上的、分别包括硅氧化物 膜51a和硅氮化物膜52a以及硅氧化物膜51b和硅氮化物膜52b的双层侧壁 绝缘层结构(图19B)。随后的制造步骤与上述图13中的那些制造步骤相同。也就是说，当进 行氢氟酸处理时，或者当等离子体CVD法中的深宽比或者形成多晶硅栅电 极17a和17b的深宽比为3或以上时，可以在CESL膜37和39中形成缝隙 41。硅碳化物绝缘膜也可以用来代替硅氮化物膜52a和52b作为侧壁绝缘层。本发明包括形成覆盖MOSFET的源极、漏极、侧壁绝缘层以及栅极的 应力膜的步骤，以及形成从所述应力膜的表面向所述侧壁绝缘层延伸的缝隙 的步骤。因此，源极和漏极上的应力膜的局部应力分量可能由于栅极上的应 力膜中的局部应力分量而减小的情形被所述缝隙抑制。这样，沟道可以产生 大的应变，因此可以利用低成本的结构来改进所述MOSFET的运行速度。前面的描述应视为示例性的，其仅用于说明本发明的原理。而且，由于 本领域的技术人员很容易就可以进行各种修改和变化，因此不希望将本发明 限制为所示出和描述的、精确的结构和应用，因此，所有合适的修改和等效 变化都被认为落入本发明的所附权利要求书及其等同表述的范围之内。
权利要求
1、一种具有金属氧化物半导体场效应晶体管的半导体器件，包括应力膜，其形成为覆盖源极、漏极、侧壁绝缘层以及栅极，其中，在所述应力膜中形成从所述应力膜的表面朝向所述侧壁绝缘层延伸的缝隙。
2、 根据权利要求1所述的半导体器件，其中，所述侧壁绝缘层由多个 绝缘膜形成，且各所述绝缘膜具有不同的组分。
3、 根据权利要求1所述的半导体器件，其中，所述缝隙形成为延伸至 所述侧壁绝缘层的、位于所述源极侧的端部和位于所述漏极侧的端部。
4、 根据权利要求1所述的半导体器件，其中，所述侧壁绝缘层形成为L形。
5、 根据权利要求4所述的半导体器件，其中，所述缝隙形成为靠近所 述L形侧壁绝缘层的弯折部延伸。
6、 根据权利要求1所述的半导体器件，其中，用于使沟道产生压应变 的所述应力膜形成在p沟道金属氧化物半导体场效应晶体管的源极、漏极和 栅极上。
7、 根据权利要求1所述的半导体器件，其中，用于使沟道产生拉应变 的所述应力膜形成在n沟道金属氧化物半导体场效应晶体管的源极、漏极和 栅极上。
8、 一种具有金属氧化物半导体场效应晶体管的半导体器件的制造方法， 包括以下步骤形成覆盖源极、漏极、侧壁绝缘层以及栅极的应力膜；以及 在所述应力膜中形成从所述应力膜的表面朝向所述侧壁绝缘层延伸的 缝隙。
9、 根据权利要求8所述的制造方法，其中，在形成所述缝隙的步骤中，进行使用氢氟酸的湿处理。
10、 根据权利要求8所述的制造方法，其中，通过将所述应力膜形成为 使得覆盖所述栅极的应力膜的深宽比为3或更大，来形成所述缝隙。
11、 根据权利要求8所述的制造方法，其中，通过形成深宽比为3或更大的栅极而在所述应力膜中形成所述缝隙。
12、 根据权利要求8所述的制造方法，其中，在形成所述应力膜的步骤 中，在p沟道金属氧化物半导体场效应晶体管的源极、漏极和栅极上形成用 于使沟道产生压应变的应力膜。
13、 根据权利要求8所述的制造方法，其中，在形成所述应力膜的步骤 中，在n沟道金属氧化物半导体场效应晶体管的源极、漏极和栅极上形成用 于使沟道产生拉应变的应力膜。
全文摘要
一种能够利用低成本的结构改进MOSFET运行速度的半导体器件以及该半导体器件的制造方法。该方法包括形成覆盖MOSFET的源极、漏极、侧壁绝缘层和栅极的应力膜的步骤，以及在所述应力膜中形成从所述应力膜的表面朝向所述侧壁绝缘层延伸的缝隙的步骤。这样，通过所述缝隙抑制了源极和漏极上的应力膜中的局部应力分量可能会由于栅极上的应力膜中的局部应力分量而减小的情形。
文档编号H01L29/78GK101162734SQ20071000817
公开日2008年4月16日 申请日期2007年1月26日 优先权日2006年10月12日
发明者田村直义 申请人:富士通株式会社