半导体器件的制造方法

专利名称：半导体器件的制造方法
技术领域：
本发明涉及半导体制造技术领域，特别涉及一种半导体器件的制造 方法。
背景技术：
互补金属氧化物半导体(Complementary Metal-Oxide-Semiconductor, CMOS)器件由于其低功耗、高响应速率等特点，被广泛应用于存储、通 信、计算机等领域。CMOS器件中包含有NMOS晶体管和PMOS晶体管， NMOS晶体管和PMOS晶体管的栅极材质通常为N型掺杂或P型掺杂的多 晶硅。图1至图4为现有的 一种CMOS器件的制造方法的各步骤相应的结构 的剖面示意图。
如图l所示，在半导体衬底10中形成浅沟槽隔离ll、P阱12a和N阱12b, 所述P阱用于形成NMOS晶体管的导电沟道，所述N阱用于形成PMOS晶 体管的导电沟道；所述浅沟槽隔离区11用于隔离所述P阱12a和N阱12b; 在所述半导体衬底10上形成氧化层14;在所述氧化层14上沉积多晶硅层 16。
如图2所示，在所述多晶硅层16上旋涂光刻胶，并图案化所述光刻胶 层形成NMOS晶体管的栅极图案18a和PMOS晶体管的栅极图案18b 。
如图3所示，刻蚀未被所述栅极图案18a和18b覆盖的多晶硅层16,形 成NMOS晶体管栅极16a和PMOS晶体管的栅极16b,所述栅极16a和16b具 有相同的厚度；继续刻蚀去除未被所述栅极16a和16b覆盖的氧化层14。
如图4所示，去除所述栅极图案18a和18b,在所述栅极16a的两侧形 成侧墙20a，在所述栅-极16b的两侧形成侧墙20b;通过离子注入在P阱12a 中形成NMOS晶体管的源极22a和漏极22b ，在所述N阱12b中形成PMOS 晶体管的源极24a和漏极24b。
CMOS中的NMOS晶体管和PMOS晶体管的栅极还可以具有不同的 厚度，例如，PMOS晶体管中的多晶硅的厚度小于NMOS晶体管中多晶硅的厚度。现有的一种方法中采用对PMOS晶体管的栅极多晶硅回刻的方法
来减小PMOS晶体管的栅极厚度，如图5至图7所示的剖面示意图。
首先形成如图4所示的具有相同高度的栅极的CMOS器件，并在
NMOS晶体管的源极22a和漏极22b， PMOS晶体管的源极24a和漏极24b上
形成金属硅化物接触层(未示出)；
接着如图5所示，在所述具有CMOS器件的半导体衬底10上形成氧化
硅层28,通过化学机械研磨使所述栅极16a和16b的顶部露出；
然后，如图6所示，在NMOS晶体管上覆盖光刻胶层26，刻蚀PMOS 晶体管的多晶硅栅极16b，使其厚度减小；
如图7所示，去除所述光刻胶层26。
进一 步的可在所述多晶硅栅极16a和16b上沉积金属钬或镍(未示 出)，并通过退火形成金属硅化物。
上述多晶硅回刻的方法来减'J、PMOS栅极的厚度形成不同厚度栅极 方法制造工艺较为复杂。
在专利号为US7192822 B2和6166413的美国专利中，还可以发现更多 与上述技术方案相关的信息。

发明内容
本发明提供一种半导体器件的制造方法，该方法制造不同厚度的栅 极的工艺较为简单。
本发明提供的一种半导体器件的制造方法，包括
提供具有第 一 区域和第二区域的半导体衬底；
在所述半导体衬底上形成多晶硅层；
减小第二区域的多晶硅层厚度，使所述第二区域的多晶硅层厚度小 于所述第一区域的多晶硅层厚度；
图形化所述第一区域和第二区域的多晶硅层，在所述第一区域形成 第一栅极，在所述第二区域形成第二栅极。
可选的，所述减小第二区域的多晶硅层厚度，使所述第二区域的多晶硅层厚度小于所述第 一 区域的多晶硅层厚度的步骤包括
在所述第一区域的多晶硅层上形成覆盖层；
以所述覆盖层作为阻挡层，刻蚀所述第二区域的多晶硅层，使其厚 度小于所述第一区域的多晶硅层厚度；
去除所述覆盖层。
可选的，所述减小第二区域的多晶硅层厚度，使所述第二区域的多 晶硅层厚度小于所述第一区域的多晶硅层厚度的步骤包括
在所述第一区域的多晶硅层上形成覆盖层；
以所述覆盖层作为阻挡层，对所述第二区域的多晶硅层掺杂，形成 比多晶硅层刻蚀速率快的掺杂多晶硅层；
去除所述覆盖层；
刻蚀去除第二区域的掺杂多晶硅层。
可选的，所述减小第二区域的多晶硅层厚度，使所述第二区域的多 晶硅层厚度小于所述第一区域的多晶硅层厚度的步骤包括
在所述第一区域的多晶硅层上形成覆盖层；
以所述覆盖层作为阻挡层，对所述第二区域的多晶硅层掺杂，形成 比多晶硅层刻蚀速率快的掺杂多晶硅层；
刻蚀去除第二区域的掺杂多晶硅层；
去除所述覆盖层。
可选的，所述覆盖层为光刻胶。
可选的，所述掺杂掺入的杂质为磷、砷中的一种。
可选的，所述掺杂的能量为1至8KeV。
可选的，所述掺杂的剂量为2x 10"至4x 1015cm-2。
可选的，图形化所述第一区域和第二区域的多晶硅层，在所述第一 区域形成第 一栅极，在所述第二区域形成第二栅极的步骤包括
在所述第一区域和第二区域的多晶硅层上形成抗反射层；
在所述抗反射层上旋涂光刻胶层；图形化所述光刻胶层，在第一区域形成第一栅极图案，在第二区域 形成第二栅极图案；
刻蚀去除未被所述第 一栅极图案和第二栅极图案覆盖的抗反射层
和多晶硅层；
去除所述第一栅极图案、第二栅极图案和抗反射层。
可选的，图形化所述第一区域和第二区域的多晶硅层，在所述第一 区域形成第一栅极，在所述第二区域形成第二栅极的步骤包括
在所述第一区域和第二区域的多晶硅层上形成金属层；
平坦化所述金属层；
在所述金属层上旋涂光刻胶层；
图形化所述光刻胶层，在第一区域形成第一栅极图案，在第二区域 形成第二栅极图案；刻蚀去除未被所述第 一栅极图案和第二栅极图案覆盖的金属层和 多晶硅层；
去除所述第 一栅极图案和第二栅极图案。
可选的，该方法进一步包括在所述金属层上旋涂光刻胶层之前， 在所述金属层上先形成抗反射层；并在去除所述第一栅极图案和第二栅 极图案之后去除所述抗反射层。
可选的，该方法进一步包括去除所述第一4册极图案和第二栅极图 案后，对所述半导体衬底进行退火。
可选的，所述金属层的金属材质包括铝、钽、钼、锆、铪、钛、钒、 钴、钇、镍、铼、钌、铂中的一种。
与现有技术相比，本发明具有以下优点
通过减小第二区域的多晶硅层的厚度，使第一区域的多晶硅层和第 二区域的多晶硅层产生厚度差(即高度差)，进而使第一区域和第二区 域形成半导体器件的栅极具有高度差；工艺步骤较为筒单；此外，在减 小所述第二区域的多晶硅层的厚度时，不会对半导体衬底上其它部分造成影响。
通过光刻工艺和刻蚀工艺减小第二区域的多晶硅层的厚度，工艺步
骤较为简单光刻工艺中可以采用和形成第二区域中N阱工艺同样的掩 模板，该光刻工艺中对对准(Overlay )工艺的要求较低，工艺窗口较大； 刻蚀工艺对线宽和侧壁轮廓要求较低，从而刻蚀工艺具有较大的工艺窗 口；此外，在刻蚀过程中仅仅是多晶硅层和覆盖层暴露在等离子体环境 中，不会对半导体衬底上的其它部分造成损伤。
通过在所述第二区域的多晶硅层中进行掺杂形成掺杂多晶硅层，然 后利用所述掺杂多晶硅层具有比第一区域的多晶硅层更快的刻蚀速率 的特点，同时刻蚀所述第一区域的多晶硅层和第二区域的掺杂多晶硅 层，使得所述第二区域剩余的多晶硅层的厚度小于所述第一区域剩余的 多晶硅层的厚度；进而使在第二区域形成的半导体器件的多晶硅栅极的 厚度小于在第一区域形成的半导体器件的多晶硅栅极的厚度；由于掺杂 多晶硅层和其底部的多晶硅材料具有不同的刻蚀速率，可较为准确判断 刻蚀终点，所述掺杂多晶硅层的厚度可以通过掺杂工艺控制，因而，结 合沉积工艺中沉积的多晶硅层的厚度，可以较为准确的控制在第二区域 剩余的多晶硅层的厚度，进而可较为准确控制第二区域中生成的半导体 器件的多晶硅栅极的高度，有助于形成满足电性和稳定性要求的半导体 器件。
通过在第一区域和第二区域的多晶硅层上形成抗反射层， 一方面减 小或消除第一区域和第二区域的多晶硅层顶部的高度差(该高度差由厚 度差引起)对光刻胶层的影响，有助于形成侧壁轮廓较好的第一光刻胶 图案和第二光刻胶图案；另一方面，作为刻蚀形成第一多晶硅栅极和第 二多晶硅栅极的牺牲层，使得形成所述第一多晶硅栅极和第二多晶硅栅 极的刻蚀基本能够同时完成，减小或消除该刻蚀对^f册极介质层或半导体 衬底造成过刻蚀。
通过在第一区域和第二区域的多晶硅层上形成金属层， 一方面减小 或消除第一区域和第二区域的多晶硅层顶部的高度差(该高度差由厚度 差引起)对光刻胶层的影响，有助于形成侧壁轮廓较好的第一光刻胶图案和第二光刻胶图案；另一方面，形成的金属层和可以作为在第一多晶 硅栅极和第二多晶硅栅极上形成金属硅化物的金属材料，经过退火后可 直接与第 一 多晶硅栅极和第二多晶硅栅极中的多晶硅反应生成金属硅 化物，简化了工艺步骤，降低了成本。


图1至图4为现有技术的一种CMOS器件的制造方法各步骤相应 结构的剖面示意图5至图7为现有技术的另一种CMOS器件的制造方法各步骤相 应结构的剖面示意图8为本发明的半导体器件的制造方法的实施例的流程图9为一种半导体衬底及其上的栅极介质层的剖面示意图IO为在栅极介质层上形成多晶硅层的剖面示意图11至图13为一种减小第二区域的多晶硅层厚度、使第二区域的 多晶硅层厚度小于第一区域的多晶硅层厚度的方法的实施例各步骤相 应结构的剖面示意图14至图17为另一种减小第二区域的多晶硅层厚度、使第二区域 的多晶硅层厚度小于第一区域的多晶硅层厚度的方法的实施例的各步 骤相应结构的剖面示意图18至图21为一种图形化第一区域和第二区域的多晶硅层，在第 一区域上形成第一栅极、在第二区域上形成第二栅极的实施例的各步骤 相应结构的剖面示意图22至25为另一种图形化第一区域和第二区域的多晶硅层，在第 一区域上形成第 一栅极、在第二区域上形成第二栅极的实施例的各步骤 相应结构的剖面示意图。
具体实施例方式
下面结合附图对本发明的具体实施方式
做详细的说明。
图8为本发明的半导体器件的制造方法的实施例的流程图。如图8所示的流程图，步骤SIOO，提供具有第一区域和第二区域 的半导体衬底。
如图9所示的剖面示意图，提供半导体衬底30，所述半导体衬底 30具有第一区域30a和第二区域30b。所述半导体衬底30材质可以是 单晶硅、多晶硅、非晶硅中的一种，所述半导体衬底30的材质也可以 是硅锗化合物，所述半导体衬底30还可以是绝缘层上硅(Silicon On Insulator, SOI)结构或硅上外延层结构。在所述半导体村底30的第一区 域30a和第二区域30b中可以4参入N型杂质或P型杂质形成N阱或P 阱(未示出)。在其中的一个实施例中，在所述第一区域30a中摻入P 型杂质形成P阱，用于形成NMOS的导电沟道；在所述第二区域30b 中4参入N型杂质形成N阱，用于形成PMOS的导电沟道。
所述半导体村底30具有栅极介质层32,所述4册极介质层32至少覆 盖所述第一区域30a和第二区域30b。所述栅极介质层32为氧化硅、氮 氧化硅中的一种或组合。形成氧化硅的方法为高温炉管氧化、快速热退 火氧化或原位水蒸气产生氧化(In-Situ Stream Generation, ISSG)中的 一种，对氧化硅进行氮化处理可形成氮氧化硅，所述氮化可以是高温炉 管氮化、快速热退火氮化以及等离子体氮化中的一种。
步骤SllO，如图8所示的流程图，在所述半导体衬底上形成多晶 硅层。
如图10所示的剖面示意图，在所述4册极介质层32上形成多晶硅层 34,所述多晶硅层34至少覆盖所述第一区域30a和第二区域30b。
形成所述多晶硅层34的方法为物理气相沉积或化学气相沉积。
步骤S120，如图8所示的流程图，减小第二区域的多晶硅层厚度， 使所述第二区域的多晶硅层厚度小于所述第一区域的多晶硅层厚度。
在其中的一个实施例中，减小第二区域的多晶硅层厚度，使所述第 二区域的多晶硅层厚度小于所述第一区域的多晶硅层厚度的步骤包括 在所述第 一 区域的多晶硅层上形成覆盖层；以所述覆盖层作为阻挡层， 刻蚀所述第二区域的多晶硅层，使其厚度小于所述第一区域的多晶硅层厚度；去除所述覆盖层。
如图ll所示的剖面示意图，在所述第一区域30a的多晶硅层34上 形成覆盖层36a。在其中的一个实施例中，所述覆盖层36a为光刻胶； 形成所述光刻胶的覆盖层36a的步骤如下在所述第一区域30a和第二 区域30b的多晶硅层34上旋涂光刻胶，通过曝光显影去除所述第二区 域30b的多晶硅层34上的光刻胶；所述曝光工艺可采用与所述第二区 域30b中形成N阱的光刻工艺相同的掩^^莫板。
如图12所示的剖面示意图，以所述覆盖层36a作为阻挡层，刻蚀 所述第二区域30b的多晶硅层34，使其厚度减小至所述第二区域30b 上剩余的多晶硅层34a的厚度小于所述第一区域30a上的多晶硅层34 的厚度；在其中的一个实施例中，所述刻蚀为等离子体干法刻蚀，所述 等离子体干法刻蚀的刻蚀气体为含氟的气体，例如可以是CF4、 CF4和 02、 SF6、 C2F2和02、 NF3中的一种。
如图13所示的剖面示意图，去除所述覆盖层36a。在其中的一个实 施例中，所述覆盖层36a为光刻胶，去除所述光刻胶的覆盖层36a的方 法为氧气等离子体灰化和硫酸、双氧水混合溶液的湿法清洗。
该第一区域30a的多晶硅层34和第二区域30b的多晶硅层34a用 于生成半导体器件的栅极；去除所述覆盖层36a后，所述第一区域30a 的多晶硅层34和第二区域30b的多晶硅层34a顶部产生了高度差，该 高度差即为形成的半导体器件的多晶硅栅极的高度差。
通过光刻、刻蚀工艺减小所述第二区域30b的多晶硅层34的厚度 的工艺较为简单光刻工艺中可以采用和形成第二区域30b中N阱工艺 相同的掩模板，该光刻工艺中对对准工艺的要求较低，工艺窗口较大； 刻独工艺对线宽和侧壁轮廓要求较低，使刻蚀具有较大的工艺窗口；此 外，在刻蚀过程中仅仅是多晶硅层34和覆盖层36a暴露在等离子体环 境中，不会对半导体衬底30上的其它部分造成损伤。
在另外的实施例中，减小第二区域的多晶硅层厚度，使所述第二区 域的多晶硅层厚度小于所述第一区域的多晶硅层厚度的步骤包括在所 述第一区域的多晶硅层上形成覆盖层；以所述覆盖层作为阻挡层，对所述第二区域的多晶硅层掺杂，形成比多晶硅层刻蚀速率快的掺杂多晶硅
层；去除所述覆盖层；刻蚀去除第二区域的掺杂多晶硅层。
如图14所示的剖面示意图，在所述第一区域30a的多晶硅层34上 形成覆盖层36b。在其中的一个实施例中，所述覆盖层36b为光刻胶； 形成所述光刻胶的覆盖层36b的步骤如下在所述第一区域30a和第二 区域30b的多晶硅层34上旋涂光刻胶，通过曝光显影去除所述第二区 域30b的多晶硅层34上的光刻胶；所述曝光工艺可采用与所述第二区 域30b中形成N阱的光刻工艺相同的掩才莫板。
如图15所示的剖面示意图，以所述覆盖层36b作为阻挡层，对所 述第二区域30b的多晶硅层34进行掺杂，形成#^杂多晶硅层35，所述 掺杂的工艺可以是离子注入工艺；所述掺杂的工艺掺入的杂质使得形成 的掺杂多晶硅层35具有比多晶硅层34更快的刻蚀速率。在掺杂工艺中， 通过控制掺杂的能量和剂量可以控制形成的掺杂多晶硅层35的厚度和 浓度。在其中的一个实施例中，所述掺杂掺入的杂质为磷、砷中的一种， 掺杂的能量为1至8KeV,掺杂的剂量为2x 10"至4x 1015cm—2。
通过在所述第二区域30b的多晶硅层34中进行掺杂，形成掺杂多 晶硅层35，使得所述第一区域30a的多晶硅层34和第二区域30b的掺 杂多晶硅层35具有不同的刻蚀速率，其中，掺有磷、砷等杂质的掺杂 多晶硅层35具有更快的刻蚀速率，也即在第一区域30a的多晶硅层34 和第二区域30b的掺杂多晶硅层35同时被刻蚀时，所述掺杂多晶硅层 35被刻蚀去除的速率更快。
如图16所示的剖面示意图，去除所述覆盖层36b,在其中的一个实 施例中，所述覆盖层36b为光刻胶，去除所述光刻胶的覆盖层36b的方 法为氧气等离子体灰化和硫酸、双氧水混合溶液的湿法清洗。
如图17所示的剖面示意图，去除所述覆盖层36b后，对所述第一 区域30a的多晶硅层34和第二区域30b的掺杂多晶硅层35同时进行刻 蚀，所述刻蚀停止在所述第二区域30b的掺杂多晶硅层35被去除时为 止，由于所述掺杂多晶硅层35具有比所述多晶硅层34更快的刻蚀速率， 因而在刻蚀完成后，所述第二区域30b剩余的多晶硅层34b的厚度小于所述第一区域30a剩余的多晶硅层34c的厚度。在其中的一个实施例中， 所述刻蚀为等离子体干法刻蚀，所述等离子体干法刻蚀的刻蚀气体为含 氟的气体，例如可以是CF4、 CF4和02、 SF6、 C2F2和02、 NFs中的一 种。
通过在所述第二区域30b的多晶硅层34中进行掺杂形成掺杂多晶 硅层35，然后利用所述掺杂多晶硅层35具有比第一区域30a的多晶硅 层34更快的刻蚀速率的特点，同时刻蚀所述第一区域30a的多晶硅层 34a和第二区域30b的掺杂多晶硅层35,在刻蚀完成后，使得所述第二 区域30b剩余的多晶硅层34b的厚度小于所述第一区域30a剩余的多晶 硅层34c的厚度；所述第一区域30a的多晶硅层34c和第二区域30b的 多晶硅层34b用于生成半导体器件的栅极；因而在第二区域30b形成的 半导体器件的多晶硅栅极的厚度也小于在第二区域30a形成的半导体器 件的多晶硅栅极的厚度。
在使第二区域30b的多晶硅层34b的厚度小于第一区域30a的多晶 硅层34c的厚度的工艺中，工艺较为简单形成覆盖层36b的光刻工艺 可以采用和形成第二区域30b中N阱工艺相同的掩才莫板，且该光刻对对 准(Overlay)工艺的要求较低，工艺窗口较大；刻蚀工艺对线宽和侧壁 轮廓要求较低，从而刻蚀具有较大的工艺窗口。
此外，由于所述掺杂多晶硅层35和其底部的多晶硅材料具有不同 的刻蚀速率，可较为准确判断刻蚀终点，所述掺杂多晶硅层35的厚度 可以通过掺杂工艺控制，因而，结合沉积工艺中沉积的多晶硅层34的 厚度，可以较为准确的控制在所述第二区域30b剩余的多晶硅层34b的 厚度，进而可较为准确控制所述第二区域30b中生成的半导体器件的多 晶硅栅极的高度，有助于形成满足电性和稳定性要求的半导体器件。
此外，在刻蚀过程中仅仅是多晶硅层34和掺杂多晶硅层35暴露在 等离子体环境中，不会对半导体衬底30上的其它部分造成损伤。
在其它的实施例中，减小第二区域的多晶硅层厚度，使所述第二区 域的多晶硅层厚度小于所述第一区域的多晶硅层厚度的步骤包括在所 述第一区域的多晶硅层上形成覆盖层；以所述覆盖层作为阻挡层，对所述第二区域的多晶硅层掺杂，形成比多晶硅层刻蚀速率快的掺杂多晶硅层；刻蚀去除第二区域的掺杂多晶硅层；去除所述覆盖层。该实施例中 在去除所述第二区域的掺杂多晶硅层后再去除覆盖层。完成减小第二区域的多晶硅层厚度、使所述第二区域的多晶硅层厚 度'J、于所述第 一 区域的多晶硅层厚度的工艺后，可以向所述第 一 区域和 第二区域的多晶硅层进行掺杂，以减小后续形成的多晶硅栅极的电阻率 例如，在用作N型金属氧化物半导体晶体管栅极的多晶硅中可掺入磷或 砷，在用作P型金属氧化物半导体晶体管栅极的多晶硅中可掺入硼或硼 的化合物。在其中的一个实施例中，在第一区域30a的多晶硅层34c中掺入磷 或砷，在第二区域30b的多晶硅层34b中掺入硼或硼的化合物。步骤S130,如图8所示的流程图，图形化所述第一区域和第二区 域的多晶硅层，在所述第一区域形成第一栅极，在所述第二区域形成第 二栅极。在其中的一个实施例中，图形化所述第一区域和第二区域的多晶硅 层，在所述第一区域上形成第一栅极，在所述第二区域上形成第二栅极 的步骤包括在所述第一区域和第二区域的多晶硅层上形成抗反射层； 在所述抗反射层上旋涂光刻胶层；图形化所述光刻胶层，在第一区域形 成第一栅极图案，在第二区域形成第二栅极图案；刻蚀去除未被所述第 一栅极图案和第二栅极图案覆盖的抗反射层和多晶硅层；去除所述第一 栅极图案、第二栅极图案和抗反射层。如图18所示的剖面示意图，在所述第一区域30a的多晶硅层34c 和第二区域30b的多晶硅层34b上形成抗反射层38，形成所述抗反射层 38的方法可以是旋涂法；在另外的实施例中，也可以在图13所示的第 一区域30a的多晶硅层34和第二区域的多晶硅层34a上形成抗反射层 38。在所述抗反射层38上旋涂光刻胶层40。如图19所示的剖面示意图，图形化所述光刻胶层40,在第一区域30a形成第一栅极图案40a，在第二区域形成第二栅极图案40b，所述第 一栅极图案40a用于在第 一 区域3 Oa定义后续形成的第 一 多晶硅栅极的 位置和尺寸；所述第二栅极图案40b用于在第二区域30b定义后续形成 的第二多晶硅栅极的位置和尺寸。
如图20所示，通过刻蚀去除未被所述第一栅极图案40a和第二栅 极图案40b覆盖的抗反射层38、多晶硅层34c和34b，在第一区域30a 形成第 一多晶娃樹极34e, 在第二区域30b形成第二多晶娃樹极34d, 所述第一多晶硅栅极34e和第二多晶硅栅极34d具有不同的厚度(或高 度)。
如图21所示，去除所述第一栅极图案40a、第二斥册极图案40b和抗 反射层38。
通过在多晶石圭层34c和34b上形成抗反射层38， 一方面减小或消除 所述多晶硅层34c顶部和34b顶部的高度差对所述光刻胶层40的影响， 有助于形成侧壁轮廓较好的第一光刻胶图案40a和第二光刻胶图案 40b;另一方面，作为刻蚀形成第一多晶硅栅极34e和第二多晶硅栅极 34d的牺牲层，使得形成所述第 一多晶硅栅极34e和第二多晶硅栅极34d 的刻蚀基本能够同时完成，减小或消除该刻蚀对所述栅极介质层32或 半导体衬底30造成过刻蚀。
在其它的实施例中，图形化所述第 一 区域和第二区域的多晶硅层， 在所述第一区域形成第一多晶硅栅极，在所述第二区域形成第二多晶硅 栅极的步骤包括在所述第一区域和第二区域的多晶硅层上形成金属 层；平坦化所述金属层；在所述金属层上旋涂光刻胶层；图形化所述光 刻胶层，在第一区域形成第一栅极图案，在第二区域形成第二栅极图案； 刻蚀去除未被所述第 一栅极图案和第二栅极图案覆盖的金属层和多晶 硅层；去除所述第一栅极图案和第二栅极图案。
如图22所示的剖面示意图，在所述第一区域30a的多晶硅层34c 和第二区域30b的多晶硅层34b上形成金属层42，并平坦化所述金属层 42使其表面较为平坦；在其中的一个实施例中，所述金属层42可以是 铝、钽、钼、锆、铪、钛、钒、钴、钇、镍、铼、钌、鉑中的一种；在所述金属层42上旋涂光刻胶层44。在另外的实施例中，也可以在图13 所示的第一区域30a的多晶硅层34和第二区域的多晶硅层34a上形成 抗金属层42。
在其它的实施例中，在旋涂所述光刻胶层44之前可以先形成抗反 射层(未示出)，然后再在所述抗反射层上旋涂光刻胶层44。
如图23所示的剖面示意图，图形化所述光刻胶层44，在第一区域 30a形成第一栅极图案44a，在第二区域形成第二栅极图案44b,所述第 一栅极图案44a用于在第一区域30a定义后续形成的第一栅极的位置和 尺寸；所述第二斥册极图案44b用于在第二区域30b定义后续形成的第二 栅极的位置和尺寸。
如图24所示，通过刻蚀去除未被所述第一栅极图案44a和第二栅 极图案44b覆盖的金属层42、多晶硅层34c和34b (若在所述金属层42 上形成有抗反射层，则包括去除未被所述第一栅极图案44a和第二栅极 图案44b覆盖的抗反射层)，在第一区域30a形成第一多晶硅栅极34g， 在第二区域30b形成第二多晶硅栅极34f，所述第一多晶硅4册极34e和 第二多晶硅栅极34d具有不同的厚度(或高度)；此外，该刻蚀在所述 第一多晶硅栅极34g上形成金属层42a，在所述第二多晶硅栅极34f上 形成金属层42b。
如图25所示，去除所述第一栅极图案40a、第二栅极图案40b (若 所述金属层42上具有抗反射层，则包括去除所述抗反射层)。
进一步的，对具有所述第一多晶硅栅极34g和第二多晶硅栅极34f 的半导体衬底30进行退火，所述金属层42a可以和第一多晶硅栅极34g 顶部的多晶硅反应生成金属硅化物(未示出)，金属层42a可以和第二 多晶硅栅极34f顶部的多晶硅反应生成金属硅化物。
通过在多晶硅层34c和34b上形成金属层42， 一方面减小或消除所 述多晶硅层34c顶部和34b顶部的高度差对所述光刻胶层44的影响， 有助于形成侧壁轮廓较好的第一光刻胶图案44a和第二光刻胶图案 44b;另一方面，形成的金属层42a和42b可以作为在所述第一多晶硅 栅极34g和第二多晶硅栅极34f上形成金属硅化物的金属材料，经过退火后可与第一多晶硅栅极34g和第二多晶硅栅极34f中的多晶硅反应生 成金属硅化物，简化了工艺步骤，降低了成本。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明， 任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能 的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的 范围为准。
权利要求
1、一种半导体器件的制造方法，其特征在于，包括提供具有第一区域和第二区域的半导体衬底；在所述半导体衬底上形成多晶硅层；减小第二区域的多晶硅层厚度，使所述第二区域的多晶硅层厚度小于所述第一区域的多晶硅层厚度；图形化所述第一区域和第二区域的多晶硅层，在所述第一区域形成第一栅极，在所述第二区域形成第二栅极。
2、 如权利要求1所述的半导体器件的制造方法，其特征在于，减 小第二区域的多晶硅层厚度，使所述第二区域的多晶硅层厚度小于所述 第一区域的多晶硅层厚度的步骤包括在所述第一区域的多晶硅层上形成覆盖层；以所述覆盖层作为阻挡层，刻蚀所述第二区域的多晶硅层，使其厚 度小于所述第一区域的多晶硅层厚度；去除所述覆盖层。
3、 如权利要求1所述的半导体器件的制造方法，其特征在于，减 小第二区域的多晶硅层厚度，使所述第二区域的多晶硅层厚度小于所述 第一区域的多晶硅层厚度的步骤包括在所述第一区域的多晶硅层上形成覆盖层；以所述覆盖层作为阻挡层，对所述第二区域的多晶硅层掺杂，形成 比多晶硅层刻蚀速率快的掺杂多晶硅层；去除所述覆盖层；刻蚀去除第二区域的掺杂多晶硅层。
4、 如权利要求1所述的半导体器件的制造方法，其特征在于，减 小第二区域的多晶硅层厚度，使所述第二区域的多晶硅层厚度小于所述 第一区域的多晶硅层厚度的步骤包括在所述第一区域的多晶硅层上形成覆盖层；以所述覆盖层作为阻挡层，对所述第二区域的多晶硅层掺杂，形成比多晶硅层刻蚀速率快的掺杂多晶硅层；刻蚀去除第二区域的掺杂多晶硅层； 去除所述覆盖层。
5、 如权利要求2或3或4所述的半导体器件的制造方法，其特征 在于所述覆盖层为光刻胶。
6、 如权利要求3或4所述的半导体器件的制造方法，其特征在于 所述掺杂掺入的杂质为磷、砷中的一种。
7、 如权利要求6所述的半导体器件的制造方法，其特征在于所 述掺杂的能量为1至8KeV。
8、 如权利要求6所述的半导体器件的制造方法，其特征在于所 述掺杂的剂量为2 x 1015至4 x 1015cm'2。
9、 如权利要求1所述的半导体器件的制造方法，其特征在于，图 形化所述第一区域和第二区域的多晶硅层，在所述第一区域形成第一栅 极，在所述第二区域形成第二栅极的步骤包括在所述第一区域和第二区域的多晶硅层上形成抗反射层；在所述抗反射层上旋涂光刻胶层；图形化所述光刻胶层，在第一区域形成第一栅极图案，在第二区域 形成第二栅极图案；刻蚀去除未被所述第 一栅极图案和第二栅极图案覆盖的抗反射层 和多晶硅层；去除所述第一栅极图案、第二栅极图案和抗反射层。
10、 如权利要求l所述的半导体器件的制造方法，其特征在于，图 形化所述第一区域和第二区域的多晶硅层，在所述第一区域形成第一栅 极，在所述第二区域形成第二栅极的步骤包括在所述第一区域和第二区域的多晶硅层上形成金属层；平坦化所述金属层；在所述金属层上旋涂光刻胶层；图形化所述光刻胶层，在第一区域形成第一栅极图案，在第二区域形成第二栅极图案；刻蚀去除未被所述第 一栅极图案和第二栅极图案覆盖的金属层和多晶硅层；去除所述第一栅极图案和第二栅极图案。
11、 如权利要求10所述的半导体器件的制造方法，其特征在于， 该方法进一步包括在所述金属层上旋涂光刻胶层之前，在所述金属层 上先形成抗反射层；并在去除所述第一栅极图案和第二栅极图案之后去 除所述抗反射层。
12、 如权利要求10所述的半导体器件的制造方法，其特征在于， 该方法进一步包括去除所述第一栅极图案和第二栅极图案后，对所述 半导体衬底进行退火。
13、 如权利要求10或11或12所述的半导体器件的制造方法，其 特征在于所述金属层的金属材质包括铝、钽、钼、锆、铪、钛、钒、 钴、钇、镍、铼、钌、铂中的一种。
全文摘要
一种半导体器件的制造方法，包括提供具有第一区域和第二区域的半导体衬底；在所述半导体衬底上形成多晶硅层；减小第二区域的多晶硅层厚度，使所述第二区域的多晶硅层厚度小于所述第一区域的多晶硅层厚度；图形化所述第一区域和第二区域的多晶硅层，在所述第一区域形成第一栅极，在所述第二区域形成第二栅极。该方法制造不同厚度的栅极的工艺较为简单。
文档编号H01L21/70GK101295674SQ20071003987
公开日2008年10月29日 申请日期2007年4月24日 优先权日2007年4月24日
发明者张海洋, 峰 朱, 陈海华, 怡 黄 申请人:中芯国际集成电路制造(上海)有限公司