专利名称：一种防止封装芯片上的顶层金属层断裂的方法及测试结构的制作方法
技术领域：
本发明属于芯片制造领域，具体涉及一种防止因金球和铝焊垫在高温大 电流环境下相互扩散，而造成的与铝焊垫相连的顶层金属层断裂的方法及测 试结构。
背景技术：
在半导体制造工艺中，为了减小连线电阻，减小面积，增加集成度，芯 片制造往往采取多层布局布线。同层之间器件是由金属线来连接的，不同层
次之间的金属是由Via (金属插塞)来连接的，PAD (铝焊垫)是与内部金 属相连的封装引出端。
要将芯片制造成产品，必须对它进行封装，目前处于主流地位的封装方 式是釆用金线。在高温的环境下(20(TC以上)，随着温度的增加，封装金球 (金线的端口 )里的金越来越容易在铝焊垫上和铝发生相互扩散，并逐渐扩 散到整个铝焊垫上，形成共金。铝焊垫的下层即为顶层金属层，若连接到铝 焊垫上的金属线为顶层金属层，则易与金铝合金间发生扩散。由于金属线宽 度和铝焊垫相比，相差甚远，金属原子扩散后得不到及时的补充，所以为扩 散薄弱点。随着时间的累积(几个小时到几十个小时，甚至更长的时间)， 逐渐造成和铝焊垫相连的顶层金属线断线，从而导致电路失效。例如，在测试芯片寿命的测试电路中，由于金球与铝焊垫相互扩散会造 成的顶层金属层断裂。图1是原测试电路的原理示意图。如图1所示，l为
下层金属层；2为PAD(铝焊垫，在此测试电路中为测试结构的引出端)， 其中电流正接口 ( Force+ ) 和电流负接口 ( Force-)为电流测试端口 ，分别 接电流正负端，电压正接口 ( Sense+ )和电压负接口 ( Sense-)为电压测试 端口，分别接电压正负量测端；3为weak point (测试过程中容易断裂的点)； 4为顶层金属层；5为Via (金属插塞)，6是顶层金属层和下层金属层之间 的连接处，7是顶层金属层和PAD之间的连接处。将测试电路集成在被测芯 片后，为了方便测试将进行一次简易封装。在封装过程中，会将金线打在铝 焊垫2上，即金球与铝焊垫同层。(将金线打到铝焊垫上的工艺，是将金线 的一端通过热和超声能量，实现在芯片铝焊垫表面焊接成一个圓形的金属 球)由于芯片需要在加速老化环境下测试，金球与铝焊垫2在恶劣环境下容 易相互扩散。由于所述金球和顶层金属层4几乎同层，易造成与所述金球相 连的顶层金属层断线，从而使一些比较脆弱的连接处的断开，即如图1所示 的weakpoint3的断裂。
所述的顶层金属层断线现象会影响测试电路的性能，给芯片的可靠性测 试带来不便，即浪费了资源，又加大了后续的测试工作量。
发明内容
为了解决上述金球、铝焊垫和顶层金属层之间相互扩散而造成的顶层金 属层断线，本发明提出一种防止顶层金属层断线的方法，可以有效避免因金 球和铝焊垫之间相互扩散而造成的与金球相连的顶层金属层断线的问题，提 高了测试效率节约了资源成本。一种防止封装芯片上的顶层金属层断裂的方法，在顶层金属层和铝焊垫 之间的连接处引入下层金属层，并在顶层金属层和下层金属层之间的连接处 通过金属插塞连接，以及在下层金属层与铝焊垫下的顶层金属层之间的连接 处通过金属插塞连接。
所述金属插塞个数大于25个。
所述金属插塞个数的最佳取值为100个。
一种防止芯片上的顶层金属断裂的测试结构，至少包括顶层金属层， 下层金属层，铝焊垫和金属插塞；所述顶层金属层和所述下层金属层之间， 所述下层金属层和所述铝焊垫之间皆是通过所述金属插塞来连接的。
所述金属插塞个数大于25个。
所述金属插塞个数的最佳取值为100个。
所述铝焊的个数可以是2个，包括1个电流和电压正接口， 1个电流 和电压负接口 。
所述铝焊垫的个数是可以4个，包括1个电流正接口 ， 1个电流负接口 ， 1个电压负接口， 1个电压正才妻口。
本发明可以有效避免因金球和铝焊垫之间相互扩散而造成的与金球相 连的顶层金属层断线的问题；本发明提高了测试效率，减少了后续测试工作 量；本发明节约了物质和人力资源；本发明节约了制造成本。
图1是原测试电路的原理示意图；图2是现测试电路的原理示意图。
具体实施例方式
以下结合附图和具体实施例对本发明作详细说明。本发明的一个实施例 是在测试芯片寿命的测试电路中，由于金球与铝焊垫相互扩散而造成的顶层 金属层断裂。本发明适用于所有高温下工作的与铝焊垫连接线为顶层金属层 的封装芯片。
在半导体制造工艺中，为了方便有效地测试芯片的可靠性，越来越多
的生产厂家开始尝试DFT(Design for Test)，即不仅仅在晶原上制造客户需 要的芯片，往往还要在芯片上面设计一些测试电路，然后进行切割，并进 行简易封装，然后对封装好后的样品进行测试。这些集成在芯片上的电路 可以检测芯片的可靠性。
本发明的一个具体实施例是在测试芯片寿命的测试电路中。所述测试 电^各是可以通过人为制造加速老化环境，即加大测试电流和升高测试温度 来检测芯片电子迁移率。通过测试芯片电子迁移率来推算其在正常环境下 的使用寿命，以此来检测该系列芯片的寿命是否符合标准。
图l是原测试电路的原理示意图。如图1所示，l为下层金属层；2为 PAD(铝焊垫，在此测试电路中为测试结构的引出端)，其中电流正接口 (Force+) 和电流负接口 ( Force-)为电流测试端口 ，分别才妻电流正负端， 电压正接口 ( Sense+ )和电压负接口 ( Sense-)为电压测试端口 ，分别接电 压正负量测端；3为weak point (测试过程中容易断裂的点)；4为顶层金属层； 5为Via(金属插塞)，6是顶层金属层和下层金属层之间的连接处，7是顶层金属层和PAD之间的连接处。将测试电路集成在被测芯片后，为了方便
测试将进行一次简易封装。在封装过程中，会将金线打在铝焊垫2上，即金
球与铝焊垫同层。将金线打到铝焊垫上的工艺，是将金线的一端通过热和超 声能量，实现在芯片铝焊垫表面焊接成一个圓形的金属球。由于芯片需要在
加速老化环境下测试，金球与铝焊垫2在恶劣环境下容易相互扩散。由于所 述金球和顶层金属层4几乎同层，易造成与所述金球相连的顶层金属层断线， 从而使一些比较脆弱的连接处的断开，即如图1所示的weakpoint3的短裂。
图2是现测试电路的原理示意图，1为下层金属层；2为PAD,其 中电流正接口 (Force+) 和电流负接口 (Force-)为电流测试端口，分 别接正负电流，电压正接口 ( Sense十)和电压负接口 ( Sense-)为电压测 试端口 ，分别接正负电压(PAD的个数包括1个或多个。在本具体实施 例中，PAD也可以为2个，将电流正接口和电压正接口做成1个，将电 流负接口和电压负接口做成1个。)；3为weakpoint; 4为顶层金属层；5 为Via; 6为顶层金属层和下层金属层之间的连接处；7为顶层金属层和 PAD之间的连接处；8为下层金属层和PAD之间的连接处，所述连接处 下有顶层金属。如图2所示，本发明在顶层金属层4和铝焊垫2之间引 入下层金属层l。并且，在顶层金属层和下层金属层之间的连接处6，下 层金属层和PAD之间的连接处8下的顶层金属层之间的连接处打Via。 因此，由于原来几乎同层的金球和顶层金属层4被拉开距离，即使金球 融化并与PAD相互扩散，因顶层金属层4和PAD2彼此隔开距离，Weak pomt3处也不会产生断裂。
以上所述仅为发明的较佳实施例而已，并不用于限制本发明。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含 在本发明的保护范围之内。
权利要求
1.一种防止封装芯片上的顶层金属层断裂的方法，其特征在于在顶层金属层和铝焊垫之间的连接处引入下层金属层，并在顶层金属层和下层金属层之间的连接处通过金属插塞连接，以及在下层金属层与铝焊垫下的顶层金属层之间的连接处通过金属插塞连接。
2. 根据权利要求1所述的一种防止封装芯片上的顶层金属层断裂的 方法，其特征在于所述金属插塞个数大于25个。
3. 根据权利要求1或2所述的一种防止封装芯片上的顶层金属层断 裂的方法，其特征在于所述金属插塞个数的最佳取值为100个。
4. 一种防止芯片上的顶层金属断裂的测试结构，其特征在于，至少包 括顶层金属层，下层金属层，铝焊垫和金属插塞；所述顶层金属层和所述 下层金属层之间，所述下层金属层和所述铝焊垫之间皆是通过所述金属插塞 来连接的。
5. 根据权利要求4所述的一种防止封装芯片上的顶层金属层断裂的 测试结构，其特征在于所述金属插塞个数大于25个。
6. 根据权利要求4或5所述的一种防止封装芯片上的顶层金属层断 裂的测试结构，其特征在于所述金属插塞个数的最佳取值为100个。
7. 根据权利要求4所述的一种防止封装芯片上的顶层金属层断裂的 测试结构，其特征在于所述铝焊垫的个数是2个，包括1个电流和电压正 接口， 1个电流和电压负接口。
8. 根据权利要求4所述的一种防止封装芯片上的顶层金属层断裂的 测试结构，其特征在于所述铝焊垫的个数是4个，包括1个电流正接口，1个电流负接口， 1个电压负接口， 1个电压正接口。
全文摘要
一种防止封装芯片上的顶层金属层在高温下断裂的方法，通过在顶层金属线和铝焊垫之间连接处引入下层金属层，并在顶层金属层和下层金属层之间的连接处以及下层金属层和铝焊垫之间的连接处打金属插塞，避免了因金球、铝焊垫以及顶层金属相互扩散造成的顶层金属层断裂。一种防止封装芯片上的顶层金属层在高温下断裂的测试结构，至少包括顶层金属层，下层金属层，铝焊垫和金属插塞；所述顶层金属层和所述下层金属层之间，所述下层金属层和所述铝焊垫之间皆是通过所述金属插塞来连接的。本发明提高了测试效率，节约了资源，节省了成本。
文档编号H01L23/48GK101304013SQ20071004053
公开日2008年11月12日 申请日期2007年5月11日 优先权日2007年5月11日
发明者周华阳 申请人:中芯国际集成电路制造(上海)有限公司