专利名称：一种改善集成电路制程中硅位错的方法
技术领域：
本发明涉及集成电路制造技术，特别是指一种改善集成电路制程中硅位 错的方法。
背景技术：
所述芯片的静态随机存储器(SRAM)区域的预充电模式的高漏电问题 将导致SRAM区域的存储功能失效，并导致最终产品的零良率。对上述芯 片，也即测试晶圆作电性失效分析(EFA),采用电性测试的方法确定失效 点的位置。其中，漏电测试结果如图1所示。X轴为芯片的泄露电流；Y轴 为累积概率数值，即测试晶圆的测试点的百分比数值， 一个测试点即对应测 试晶圓上的一个芯片(chip)。如图1所示，测试晶圓上99.5%的测试点的 泄露电流大于10毫安。
继续对上述测试晶圓作物理失效分析(PFA)，也即是采用物理方式确 定失效机理的分析方法，具体分析结果如图2所示，图2中若干个圏所示的 为在SRAM区域的空洞。空洞可能由硅位错引起，从而导致SRAM区域的 预充电模式高漏电问题。硅位错可以由制程中的机械应力引起，而机械应力 可以在高能的干式蚀刻，高温加热，高电流的较大体积的离子注入等制程中 引入，从而导致硅原子重新排列。栅氧化层，也即二氧化硅(Si02)的生长属于高温、高能制程，从而可 能导致严重的硅位错现象。在现有技术中，栅氧化层可用氧化法生长，包括 湿法生长方式和干法生长方式。湿法生长方式的栅氧化层是在高温下湿法生 长的，也即是通过水蒸气和硅衬底发生化学反应，生成二氧化硅。干法生长 方式是指硅衬底和氧气，在高温下发生化学反应，生成二氧化硅。在现有技 术中，无论是湿法生长方式或干法生长方式，栅氧化层皆是一步就生长完成 的。
发明内容
有鉴于此，本发明提供一种改善集成电路制程中硅位错的方法，可有效 减少硅位错，降低集成电路芯片的泄露电流，从而提高集成电路芯片的良率。
本发明的技术方案包括以下步骤
A、 氧化法生长第一栅氧化层；
B、 在第一栅氧化层上用化学气相沉积法沉积预定厚度的第二栅氧化层；
C、 通过电性测量仪器调整第一和第二栅氧化层的厚度，使MOS器件 的电性参数符合器件的规格要求。
进一步地，所述氧化法至少包括湿法生长方式和干法生长方式。
进一步地，所述第二栅氧化层的厚度大约为制程所需的栅氧化层的总厚 度和第 一栅氧化层的厚度之差。
进一步地，所述电性参数至少包括MOS器件的开启电压、饱和电流、 漏电流、击穿电压、栅氧化层的电容和栅氧化层的击穿电压。
本发明与现有技术相比的有益效果是栅氧化层分为两个步骤生成，并 随后对生成厚度进行调整，使其满足MOS器件电性参数及栅氧化层质量要求的同时，硅位错现象明显减少，极大地降低了集成电路芯片的泄露电流， 从而极大地提高了集成电路芯片的良率。
图1是现有方法的电性失效分析的结果图2是现有方法的物理失效分析的结果图3是本发明的方法的物理失效分析的结果图4是现有方法和本发明的方法的电性失效分析的结果比较图5是本发明的方法的良率图。
具体实施例方式
以下结合附图和具体实施例对本发明作详细说明。 本发明的 一具体实例如下所述。
在现有技术中，栅氧化层是在800摄氏度下湿法生长，厚度为140埃。 本发明将栅氧化层的生长分为两个步骤
1、 在800摄氏度下，湿法生长48埃的第一栅氧化层；
2、 在780摄氏度下，在第一栅氧化层上用化学气相沉积法(CVD)沉 积100埃的第二栅氧化层。
在步骤1中，湿法生长的温度为800摄氏度，在该温度下，湿法生长的 栅氧化层的性能最佳，但本发明并不限于该温度，只要能完成栅氧化层的湿 法生长的温度皆可。同时，本发明也并不限于湿法生长方式。千法生长方式， 也即硅衬底和氧气，在高温下发生化学反应生长二氧化硅的方式，同样适用 于本发明。在步骤2中，化学气相沉积的化学反应式为SiH2CI2 + 2N2〇——〉Si02(固态)+ 2HCI(气态)+ 2N2(气态)，沉积的温度为780摄氏 度。在该温度下，沉积的栅氧化层的性能最佳，但本发明并不限于该温度， 只要能完成栅氧化层的沉积的温度皆可。
第二栅氧化层的厚度为100埃，大约等于现有技术的方法中栅氧化层的 厚度140埃和第一步生长的第一栅氧化层的厚度48埃之差。在此步骤中， 对第二栅氧化层的厚度要求并不精确，对该厚度有待调整。
在上述两个步骤后，再通过电性测量调整第一和第二栅氧化层的厚度， 使采用本发明的方法的MOS器件的电性参数与采用现有技术的方法的 MOS器件的电性参数一致，符合器件的规格要求。所述电性参数包括MOS 器件的开启电压、饱和电流、漏电流、击穿电压、栅氧化层的电容和栅氧化 层的击穿电压等。所述电性测量仪器可为安捷伦(Agilent)公司的 4072A(Tester)和东京电子(TEL)公司的P8-XL(Prober)，当然，本发明 并不局限于上述仪器，只要能完成电性测量功能的仪器皆可使用。
本发明旨在提供一种解决硅位错的方法，即将现有方法的一步生长栅 氧化层的方法(高温生长法)改为两步复合法(高温生长法+化学气相沉积 法)。本发明的方法对每一步骤生长的具体工艺和厚度无具体规定，只要两 步复合法生长的栅氧化层不影响原MOS器件的电性参数，也即栅氧化层的 质量不低于现有方法的一步生长的栅氧化层即可。
图3是本发明的方法的物理失效分析的结果图。如图3所示，使用本方 法，则没有硅位错现象。
图4是现有方法和本发明的方法的电性失效分析的结果比较图。如图4所示，SRAM区域的漏电测试结果显示采用本发明的方法，测试晶圆上95% 的测试点漏电电流小于1毫安，而采用现有方法，测试晶圆上99.57。的测试 点的漏电电流大于10毫安，漏电电流值显著减少。
图5是本发明的方法的良率图。以三片晶圆作良率测试，如图5所示， 晶圓上短竖线为没有通过良率测试的点，经统计得出，良率是97.65%。
本发明的方法有效地消除了硅位错，降低集成电路芯片的泄露电流，从 而极大地提高集成电路芯片的良率。但本发明并不局限于本具体实施例的温 度条件、栅氧化层厚度以及栅氧化层的生长方式。
以上所述仅为本发明的较佳实施例而已，并不用于限制本发明。凡在本 发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在 本发明的保护范围之内。
权利要求
1、一种改善集成电路制程中硅位错的方法，其特征在于，至少包括以下步骤A、用氧化法生长第一栅氧化层；B、在第一栅氧化层上用化学气相沉积法沉积预定厚度的第二栅氧化层；C、通过电性测量仪器调整第一和第二栅氧化层的厚度，使MOS器件的电性参数符合制程要求。
2、 如权利要求1所述的改善集成电路制程中硅位错的方法，其特征在 于，所述氧化法至少包括湿法生长方式和干法生长方式。
3、 如权利要求1所述的改善集成电路制程中硅位错的方法，其特征在 于，所述第二栅氧化层的厚度大约为制程所需的栅氧化层的总厚度和第一栅 氧化层的厚度之差。
4、 如权利要求1所述的改善集成电路制程中硅位错的方法，其特征在 于，所述电性参数至少包括MOS器件的开启电压、饱和电流、漏电流、击 穿电压、栅氧化层的电容和栅氧化层的击穿电压。
全文摘要
本发明公开了一种改善集成电路制程中硅位错的方法，包括以下步骤A)用氧化法生长第一栅氧化层；B)在第一栅氧化层上用化学气相沉积法沉积预定厚度的第二栅氧化层；C)通过电性测量仪器调整第一和第二栅氧化层的厚度，使MOS器件的电性参数符合制程要求。本发明可有效减少硅位错，降低集成电路芯片的泄露电流，从而提高集成电路芯片的良率。
文档编号H01L21/66GK101304000SQ20071004053
公开日2008年11月12日 申请日期2007年5月11日 优先权日2007年5月11日
发明者杨林宏, 亮 陈 申请人:中芯国际集成电路制造(上海)有限公司