专利名称：半导体元件及其制造方法以及提高膜层应力的方法
技术领域：
本发明是有关于一种半导体元件及其制造方法，特别是有关于一种具有 高应力膜层的半导体元件及其制造方法。
背景技术：
随着半导体工艺进入亚微米时代，对于提升N型晶体管(NMOS)及P 型晶体管(PMOS )的元件驱动电流也日趋重视。以目前的65纳米(nanometer, 简称nm)以下的工艺来说，若能有效提升N型晶体管及P型晶体管的驱动 电流，对于改善元件延迟时间(time delay),提升元件运算速度将大有帮助。近年来，业界提出各种利用内应力(internal stress)来提升元件驱动电 流的方案。其中研究的对象包括浅沟槽氧化物(shallow trench isolation oxide ， 筒称STI Oxide )、多晶硅顶盖氮化硅(poly-cap SiN)以及接触氮化硅终止层 薄膜应力(contact SiN stop layer film stress )等。研究发现当在N型晶体管 上施以拉伸应力(tensile stress)时，会提升N型晶体管的驱动电流，而且 拉伸应力越大，驱动电流的提升也越高。然而，拉伸应力的提升却会造成P型晶体管驱动电流的下降。若欲提升 P型晶体管的驱动电流，则须在P型晶体管上施以压缩应力(compressive stress )。同样的，压缩应力亦会造成N型晶体管驱动电流的降低。换句话说， 只提升应力层的拉伸应力或压缩应力并不能同时提升N型晶体管与P型晶体 管的驱动电 流。此外，以目前最佳的镀膜(as-deposite)技术来说，利用等离子体加强 式化学气相沉积法(plasma enhanced chemical vapor deposition,简称PECVD) 所形成的高拉伸力氮化硅层，只能达到1.2GPa (giga-Pascal)的应力。相对 于65纳米以下的工艺所需求高于1.6GPa的应力，仍嫌不足。因此，如何能形成具有高拉伸应力的应力层，且在此高拉伸应力的应力 层提升N型晶体管的驱动电流的同时，避免P型晶体管的性质受到降低 (degradation )，是目前业界亟需解决的课题之一。发明内容本发明的目的就是在提供一种半导体元件，具有连续界面以及区域性高 应力的应力层。本发明的又一目的是提供一种半导体元件的制造方法，可形成连续界面 且区域性提升应力的应力层。本发明的另一目的是提供一种提高膜层应力的方法，可区域性提高膜层 的应力。本发明提出一种半导体元件，包括基底；第一导电型晶体管与第二导 电型晶体管，其中第一导电型晶体管与第二导电型晶体管设置于基底上；应 力层，设置于基底上，并覆盖住第一导电型晶体管与第二导电型晶体管，且 第一导电型晶体管上的应力层的厚度大于第二导电型晶体管上的应力层的 厚度。此外，此应力层具有连续的界面。依照本发明的实施例所迷，第一导电型晶体管上的应力层具有第一厚 度，第二导电型晶体管上的应力层具有第二厚度，且第二厚度为第一厚度的 70% ~95%。依照本发明的实施例所述，其中第一导电型晶体管为P型晶体管，而第 二导电型晶体管为N型晶体管。依照本发明的实施例所述，N型晶体管上的应力层的拉伸应力大于P型 晶体管上的应力层的拉伸应力。依照本发明的实施例所述，N型晶体管上的应力层的拉伸应力大于P型 晶体管上的应力层的拉伸应力0.5GPa - 3.OGPa之间。依照本发明的实施例所述，第一导电型晶体管上的应力层的拉伸应力介 于0.5GPa 1.5GPa。依照本发明的实施例所述，应力层的材料包括选自于由氮化硅、多晶硅、 氮氧化硅所组成的组至少其中的一。依照本发明的实施例所述，应力层作为 一层蚀刻终止层或一层导体顶盖层。本发明提出一种半导体元件的制造方法，包括提供基底，此基底上已形 成有第一导电型晶体管与第二导电型晶体管。并于基底上形成一层应力层， 共形地覆盖住第一导电型晶体管与第二导电型晶体管。接着在第一导电型晶体管上方的应力层上形成顶盖层，尔后进行改质处理。之后再移除顶盖层。依照本发明的实施例所述，？驢处理包括热处理、离子注入、等离子体 处理与氧化处理。依照本发明的实施例所述，热处理包括紫外光固化(UV curing)、尖峰退 火(spike anneal )、 电子束退火(E-beam anneal )、激光退火(laser anneal) 或紫外光快速热处理(UV rapid thermal process)。依照本发明的实施例所述，第一导电型晶体管为P型晶体管，第二导电 型晶体管为N型晶体管。依照本发明的实施例所述，于改质处理的步骤之后，位于N型晶体管上 的应力层的厚度减少了 5% ~30%。依照本发明的实施例所述，紫外光固化的步骤之后，位于N型晶体管上 的应力层的拉伸应力上升了 0.5GPa~3.0GPa。依照本发明的实施例所述，刚沉积形成的应力层的拉伸应力介于 0.5GPa~ 1.5GPa之间。依照本发明的实施例所述，第一导电型晶体管为N型晶体管，第二导电 型晶体管为P型晶体管。依照本发明的实施例所述，改质处理的步骤之后，P型晶体管上的应力 层的压缩应力上升。依照本发明的实施例所述，应力层的材料包括选自由氮化硅、多晶硅、 氮氧化硅所组成的组至少其中之一 。依照本发明的实施例所述，应力层作为一层蚀刻终止层或一层导体顶盖层。依照本发明的实施例所述，顶盖层包括光致抗蚀剂层。 本发明提出一种提高膜层应力的方法，适用于设置在基底上的应力层， 此应力层共形地覆盖住基底上的P型晶体管与N型晶体管，且应力层具有连 续的界面。此方法包括先于P型晶体管上方的应力层上形成顶盖层。尔后则 进行 文质处理，提高N型晶体管上的应力层的拉伸应力，最后再移除顶盖层。 依照本发明的实施例所迷，改质处理包括热处理、离子注入、等离子体 处理与氧化处理。依照本发明的实施例所述，热处理包括紫外光固化、尖峰退火、电子束 退火、激光退火或紫外光快速热处理。。依照本发明的实施例所述，紫外光固化的步骤之后，位于N型晶体管上 的应力层的厚度减少了 5% ~30%。依照本发明的实施例所述，紫外光固化的步骤之后，位于N型晶体管上 的应力层的4立伸应力上升了 0.5GPa 3.0GPa。依照本发明的实施例所述，紫外光固化步骤中所使用的紫外光的波长介 于100nm ~ 400證之间。依照本发明的实施例所述，紫外光固化步骤中的压力介于3毫托~500 毫托之间。依照本发明的实施例所述，顶盖层包括光致抗蚀剂层。 为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举优 选实施例，并配合附图，作详细说明如下。
图1为本发明的一实施例的半导体元件剖面图。图2为本发明的一实施例中半导体元件制造流程的步骤图。图3A到图3C为本发明一实施例的半导体元件的制造流程剖面图。附图标记说明100、 300基底102、 302第一导电型晶体管104、 304第二导电型晶体管106、 306应力层108、 310隔离结构201~ 205步骤308:顶盖层M:改质处理tl、 t2、 t3、 t4:厚度具体实施方式
第一实施例元件包括基底100、第一导电型晶体管102、第二导电型晶体管104、应力层 106与隔离结构108。其中，基底100的材料包括体(bulk)硅基底或绝缘层 上覆硅(Silicon On Isulator，简称SOI)基底。而第一导电型晶体管102与 第二导电型晶体管104设置于基底100上。在本实施例中，第一导电型晶体 管102例如是P型晶体管，而第二导电型晶体管104則例如是N型晶体管。 此外，隔离结构108例如是浅沟槽隔离结构(STI)或是场氧化层(FOX)。应力层106设置于基底100上，覆盖住第一导电型晶体102与第二导电 型晶体管104。应力层106具有一个连续的界面，也就是说，应力层106与 晶体管102、晶体管104之间的界面为连续的界面。另外，应力层106的表 面也是连续的界面。此应力层106的材料包括选自由氮化硅、多晶硅、氮氧 化硅所组成的组至少其中 一种。请继续参照图1,第一导电型晶体管102上的应力层106厚度为tl,而 第二导电型晶体管104上的应力层106厚度为t2。在本实施例中，厚度11> 厚度t2，且厚度t2例如是厚度tl的70%到95%之间。在一实施例中，第二导电型晶体管104上的应力层106的拉伸应力例如 是大于第一导电型晶体管102上的应力层106的拉伸应力，其例如是高出约 0.5GPa到3.0GPa。而第一导电型晶体管102上应力层106的拉伸应力例如 是介于0.5GPa到1.5GPa之间。此外，本实施例中的应力层106亦可^L半导体元件i殳计需求，用以作为 半导体元件中的接触蚀刻终止层(Contact Etching Stop Layer,简称CESL)、 双重接触蚀刻终止层(dualCESL)以及多晶硅顶盖层(Poly Cap Layer )。本实施例中的半导体元件，具有连续界面且厚度不同的应力层，故可区 域性的提升部分应力层的应力。换句话说，本实施例的半导体元件，可以拥 有较高的N型晶体管驱动电流，同时可减小对P型晶体管驱动电流的影响。第二实施例图2为本实施例中半导体元件制造流程的步骤图。步骤201中，首先提供基底，此基底的材料包括体硅基底或绝缘层上覆 硅基底。且此基底上已形成第一导电型晶体管与第二导电型晶体管。此外， 基底中还包括隔离结构，例如是浅沟槽隔离结构或是由局部硅氧化法 (LOCOS)形成的场氧化层。在一实施例中，第一导电型晶体管例如是N 型晶体管，而第二导电型晶体管则为P型晶体管。当然，第一导电型晶体管也可以是P型晶体管，而第二导电型晶体管则为N型晶体管。接着进行步骤202,在基底上形成应力层，且共形地覆盖住第一导电型晶体管与第二导电型晶体管。在一实施例中，这一层刚沉积形成的应力层的拉伸应力例如是介于0.5GPa 1.5GPa之间，优选例如是介于1.0GPa 1.5GPa 之间。此应力层的材料包括选自由氮化硅、多晶硅、氮氧化硅所组成的组至 少其中一种。其形成方法则例如是利用化学气相沉积法(Chemical Vapor Deposition,简称CVD)，在基底上形成应力层。继续在步骤203中，在第一导电型晶体管上方的应力层上形成顶盖层， 此顶盖层例如是光致抗蚀剂层，其材料还可以是介电材料如氧化硅。顶盖层 的形成方法包括利用旋转涂布法(spin coating)形成一层光致抗蚀剂层，或 是利用化学气相沉积形成一层氧化硅。尔后，在步骤204中，进行改质处理，此改质处理包括热处理、离子注 入、等离子体处理以及氧化处理。在本实施例中，热处理包括紫外光固化、尖峰退火、电子束退火、激光退火以及紫外光快速热处理等。而离子注入包 括高能量离子注入法与低能量离子注入法。而等离子体处理及氧化处理则包 括高密度等离子体氧化法(High Density Plasma Oxidation,简称HDPO)，例 如是以氧气、水气以及臭氧等作为承载气体(bearinggas )。在一实施例中，第一导电型晶体管为P型晶体管，而第二导电型晶体管 为N型晶体管。在改质处理如紫外光固化之后，位于N型晶体管的应力层 的拉伸应力例如是上升了 0.5GPa-3.0GPa，其厚度例如是减少了 5% ~30%。 如此一来，便可以提高N型晶体管的驱动电流。在另一实施例中，第一导电型晶体管例如是N型晶体管，而第二导电型 晶体管为P型晶体管。在改质处理之后，位于P型晶体管上的应力层的压缩 应力上升，而使得P型晶体管的驱动电流得以提升。再进行步骤205，在改质处理之后，将顶盖层移除之。同样的，本实施例中的应力层亦可作为半导体元件中的接触蚀刻终止 层、双重接触蚀刻终止层以及多晶硅顶盖层。在本实施例中，由于顶盖层覆盖住第一导电型晶体管上方的应力层，因 此，改质处理不会影响到第一导电型晶体管上的应力层。如此，将可以提高 第二导电型晶体管上的应力层的应力(N型晶体管上的拉伸应力，或是P型 晶体管上的压缩应力)，进而达到提高第二导电型晶体管的驱动电流的功效。同时，此改质处理也不会影响第一导电型晶体管上应力层的应力，而可以避 免第一导电型晶体管驱动电流衰减的问题。第三实施例图3A到图3C为本发明一实施例的半导体元件的制造流程剖面图。本 发明所提出的提高膜层应力的方法可以适用于此半导体元件的制造方法中。请参照图3A,首先提供基底300，此基底300的材料包括体硅基底或绝 缘层上覆硅基底。且基底300上已形成第一导电型晶体管302、第二导电型 晶体管304与隔离结构310。在本实施例中，第一导电型晶体管302为P型 晶体管，而第二导电型晶体管304则为N型晶体管。而隔离结构则例如是浅 沟槽隔离结构或是由局部硅氧化法形成的场氧化层。请继续参照图3A，在基底300上形成应力层306,且共形(co-formal) 地覆盖住第一导电型晶体管302与第二导电型晶体管304。此应力层306的 材料包括选自由氮化硅、多晶硅、氮氧化硅所组成的组至少其中一种，形成 方法则例如是化学气相沉积法。此时，刚沉积形成的应力层306的拉伸应力例如是介于0.5GPa到1.5GPa 之间，优选是介于1.0GPa 1.5GPa之间，其例如是具有厚度t3。接着再于第 一导电型晶体管302上方的应力层306形成顶盖层308。此顶盖层308例如 是光致抗蚀剂层，其材料还可以是介电材料如氧化硅。而顶盖层308的形成 方法包括利用旋转涂布法形成一层光致抗蚀剂层，或是利用化学气相沉积形 成一层氧化硅。接着，请参照图3B,针对没有被顶盖层308所覆盖的应力层306进行 改质处理M，此改质处理M包括热处理、离子注入、等离子体处理以及氧 化处理。在本实施例中，热处理包括紫外光固化的步骤，此紫外光固化所使用的 紫外光波长例如是介于100nm到400nm之间。而固化时的环境压力则例如 是介于3毫托(mTorr)到500毫托之间。在另一实施例中，热处理的步骤例如是尖峰退火、电子束退火、激光退 火以及紫外光快速热处理等。而 驢处理M中的离子注入则包括高能量离子注入法与低能量离子注 入法。此外，等离子体处理及氧化处理则包括高密度等离子体氧化法，例如 是以氧气、水气以及臭氧等作为乘载气体。尔后，请参照图3C，在 文质处理M后，将顶盖层308移除。在本实施 例中，此时覆盖于第一导电型晶体管302上方的应力层306的厚度大致维持 不变，仍以厚度t3表示之；而覆盖于第二导电型晶体管304上方的应力层 306,在经由紫外光固化的步骤之后，厚度缩减，以厚度t4表示之。厚度13> 厚度t4，且厚度t4较厚度t3减少了 5%到30%的厚度。此外，第二导电型晶 体管304上方应力层306的拉伸应力则较紫外光固化前上升了 0.5GPa到 3.0GPa。同样的，本实施例中的应力层306亦可视设计需求，作为半导体元件中 的接触蚀刻终止层、双重接触蚀刻终止层或是多晶硅顶盖层等。由以上的实施例可以得知，本发明的工艺，只需形成一层具有连续界面 (continuous interface )的应力层，4荅配一次顶盖层的工艺，以及一道改质工 艺，便可使得N型晶体管上方应力层的体积较P型晶体管上方应力层的体积 缩小5%到30%。进而将应力提升了 0.5GPa到3.0GPa，因此提升了 N型晶 体管的驱动电流。同时由于顶盖层覆盖住P型晶体管上方的应力层，使得P 型晶体管上方的应力层并不会受到改质工艺的影响。因此，并不会同时提升 P型晶体管上方应力层的拉伸应力，对P型晶体管性能的影响亦可大幅减少。 若与现有技术的工艺相较，本发明不仅工艺较为简化，且能区域性的提升应 力层的拉伸应力，可减少对P型晶体管性能的影响，对于元件效能更能有效 提升。综上所述，在本发明的半导体元件的制造方法的实施例中可知，因为本 发明可形成一层具有连续界面的应力层，且只需一次光掩模的工艺与一道改 质工艺，便可以达成区域性的应力提升效果。与现有技术相较，不仅在工艺 上较为简化，且因本发明可以区域性的提升部分应力层的应力，故可避免现 有技术中提升N型晶体管驱动电流却造成P型晶体管驱动电流下降的现象。 此外，本发明除可适用在N型晶体管的拉伸应力提升，亦可以适用于P型晶 体管的压缩应力提升，端视半导体元件设计所需而定。虽然本发明已以优选实施例揭露如上，然其并非用以限定本发明，任何 本领域的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与 润饰，因此本发明的保护范围当视权利要求所界定者为准。
权利要求
1. 一种半导体元件，包括基底；第一导电型晶体管与第二导电型晶体管，设置于该基底上；以及应力层，设置于该基底上，覆盖住该第一导电型晶体管与该第二导电型晶体管，该第一导电型晶体管上的该应力层的厚度大于该第二导电型晶体管上的该应力层的厚度，且该应力层具有连续的界面。
2、 如权利要求1所述的半导体元件，其中该第一导电型晶体管上的该 应力层具有第一厚度，该第二导电型晶体管上的该应力层具有第二厚度，且 该第二厚度为该第一厚度的70% ~95%。
3、 如权利要求1所述的半导体元件，其中该第一导电型晶体管为P型 晶体管，该第二导电型晶体管为N型晶体管。
4、 如权利要求3所述的半导体元件，其中该N型晶体管上的该应力层 的拉伸应力大于该P型晶体管上的该应力层的拉伸应力。
5、 如权利要求3所述的半导体元件，其中该N型晶体管上的该应力层 的拉伸应力大于该P型晶体管上的该应力层的拉伸应力0.5GPa 3.0GPa之 间。
6、 如权利要求1所述的半导体元件，其中该第一导电型晶体管上的该 应力层的拉伸应力介于0.5GPa~ 1.5GPa。
7、 如权利要求1所述的半导体元件，其中该应力层的材料包括选自由 氮化硅、多晶硅、氮氧化硅所组成的组至少其中之一。
8、 如权利要求1所述的半导体元件，其中该应力层作为蚀刻终止层或 导体顶盖层。
9、 一种半导体元件的制造方法，包括提供基底，该基底上已形成有第 一导电型晶体管与第二导电型晶体管； 在该基底上形成应力层，共形地覆盖住该第 一导电型晶体管与该第二导 电型晶体管；在该第一导电型晶体管上方的该应力层上形成顶盖层；进行改质处理；以及移除该顶盖层。
10、 如权利要求9所述的半导体元件的制造方法，其中该改质处理包括热处理、离子注入、等离子体处理与氧化处理。
11、 如权利要求10所述的半导体元件的制造方法，其中该热处理包括 紫外光固化、尖峰退火、电子束退火、激光退火或紫外光快速热处理。
12、 如权利要求9所述的半导体元件的制造方法，其中该第一导电型晶 体管为P型晶体管，该第二导电型晶体管为N型晶体管。
13、 如权利要求12所述的半导体元件的制造方法，其中于该改质处理 的步骤之后，位于该N型晶体管上的该应力层的厚度减少了 5% ~30%。
14、 如权利要求12所述的半导体元件的制造方法，其中在该紫外光固 化的步骤之后，位于该N型晶体管上的该应力层的拉伸应力上升了 0.5GPa 3.0GPa。
15、 如权利要求9所述的半导体元件的制造方法，其中刚沉积形成的该 应力层的拉伸应力介于0.5GPa~ 1.5GPa之间。
16、 如权利要求9所述的半导体元件的制造方法，其中该第一导电型晶 体管为N型晶体管，该第二导电型晶体管为P型晶体管。
17、 如权利要求16所述的半导体元件的制造方法，其中在该 文质处理 的步骤之后，该P型晶体管上的该应力层的压缩应力上升。
18、 如权利要求9所述的半导体元件的制造方法，其中该应力层的材料 包括选自由氮化硅、多晶硅、氮氧化硅所组成的组至少其中之一。
19、 如权利要求9所述的半导体元件的制造方法，其中该应力层作为蚀 刻终止层或导体顶盖层。
20、 如权利要求9所述的半导体元件的制造方法，其中该顶盖层包括光 致抗蚀剂层。
21、 一种提高膜层应力的方法，适用于设置在基底上的应力层，该应力 层共形地覆盖住该基底上的P型晶体管与N型晶体管，且该应力层具有连续 的界面，该方法包括在该P型晶体管上方的该应力层上形成顶盖层；进行 文质处理，提高该N型晶体管上的该应力层的拉伸应力；以及移除该顶盖层。
22、 如权利要求21所述的提高膜层应力的方法，其中该 文质处理包括 热处理、离子注入、等离子体处理与氧化处理。3
23、 如权利要求22所述的提高膜层应力的方法，其中该热处理包括紫 外光固化、尖峰退火、电子束退火、激光退火或紫外光快速热处理。
24、 如权利要求23所述的提高膜层应力的方法，其中于该紫外光固化 的步骤之后，位于该N型晶体管上的该应力层的厚度减少了 5 % ~ 30 % 。
25、 如权利要求23所述的提高膜层应力的方法，其中于该紫外光固化 的步骤之后，位于该N型晶体管上的该应力层的拉伸应力上升了 0.5GPa-3.0GPa。
26、 如权利要求23所述的提高膜层应力的方法，其中该紫外光固化步 骤中所使用的紫外光的波长介于100nm ~ 400nm之间。
27、 如权利要求23所述的提高膜层应力的方法，其中该紫外光固化步 骤中的压力介于3毫托-500毫托之间。
28、 如权利要求22所述的提高膜层应力的方法，其中该顶盖层包括光 致抗蚀剂层。
全文摘要
本发明公开了一种半导体元件的制造方法，此方法包括提供基底，基底上已形成有第一导电型晶体管与第二导电型晶体管。接着在基底上形成应力层，共形地覆盖住第一与第二导电型晶体管。再在第一导电型晶体管上方的应力层上形成顶盖层。尔后进行改质处理后，再移除顶盖层。
文档编号H01L27/092GK101257022SQ200710084988
公开日2008年9月3日 申请日期2007年2月26日 优先权日2007年2月26日
发明者吴承翰, 廖秀莲, 洪文瀚, 蔡腾群, 许绍达, 陈能国 申请人:联华电子股份有限公司