专利名称：半导体集成电路装置及其制造方法
技术领域：
本发明涉及半导体集成电路装置及其制造方法，特别是涉及逻辑单元中的电源配线结构和制造方法。
背景技术：
近年来，对于半导体集成电路装置中搭载的半导体器件，为了实现多功能器件，在微型制造中越来越要求减小标准逻辑单元的面积并增加单个芯片上的门栅数量。因此，难以在减小的单元里提供连接到输入/输出端子的通路，从而提高了在任何部位都可能发生配线部分混杂的可能性。为了解决这个问题，JP-A-2003-167934中公开了一种设计手段。图12(a)显示JP-A-2003-167934记载的该现有技术。在JP-A-2003-167934中，一配线混杂部位被更正，然后应用一表示于图12(a)中的配线单元101。该配线单元101与核心单元102分离以执行一逻辑功能，并仅由一电源配线部分组成。如图12(b)所示，另外为该配线单元制备各种具有不同单元高度的配线单元组，并根据单元间配线混杂的程度而选择和更换配线单元组。因此，能够消除配线部分混杂，从而芯片尺寸能够得以最优化。
但是，一宽金属配线以这样的方式用于图12(a)所示的电源配线单元，即，可以仅通过更换电源配线部分来实现与核心单元中的一源电压供应配线的连接。因此，若宽金属加工工序中完成的形状稍有变化，则可能会导致该核心单元中的配线短路。由此，还提到了将不会导致短路的金属间隔提前提供给该核心单元的金属配线。但是这将降低该核心单元中的配线的自由度。
另外，在电源配线单元的面积特别大的情况下，构图过程中会出现蚀刻或配线容量的差异。因此，有些时候，在构图过程中除了在芯片表面产生均一图案之外，电源配线的面积比率会带来配线容量的差异。
发明内容
考虑到实际环境，本发明力图提供一种能够提高图案精度、降低配线容量差异并改进配线自由度的半导体集成电路装置。
另外，本发明的一个目的是提供一种半导体集成电路装置，该装置具有宽的电源配线，不会发生短路且不降低芯片表面核心单元中的配线自由度。
因而，本发明提供的一种半导体集成电路装置包括至少两个电源配线，该至少两个电源配线配置在与布置有逻辑单元的块中的单元列方向一致的第一方向上，该电源配线用于对该逻辑单元提供源电压。其中，所述电源配线在所述第一方向上具有规则间隔开的缝隙。
这一结构能够通过缝隙的形成调节电源配线单元的面积，防止构图中出现的蚀刻或配线容量的差异。更确切地，能够排除由于配线宽度的增加引起轻微位置漂移所造成的短路。从而在构图使芯片表面的图案均一化，并且降低配线容量的差异，提供一种不降低核心单元配线自由度的理想电源配线。
在根据本发明的半导体集成电路装置中，缝隙包括像梳子一样沿第一方向设置规则间隔开的梳状隙缝。
通过这一结构所提供的电源配线不存在由于配线宽度增加所引起的短路的可能，且不降低核心单元配线的自由度。
在根据本发明的半导体集成电路装置中，所述电源配线具有固定间隔开的栅条状缝隙。
在根据本发明的半导体集成电路装置中，包括具有电路功能的核心单元，与核心单元相连的电源配线单元，由此形成逻辑单元。核心单元中的电源供给配线延伸到电源配线单元与核心单元的边界部分处，电源配线子单元作为最小子单元构成电源配线单元，其在边界部分处具有缝隙。
在根据本发明的半导体集成电路装置中，所述电源配线子单元呈T形，包括沿与布置有逻辑单元的块中的单元列方向一致的第一方向设置的配线，和沿与第一方向垂直的第二方向延伸的配线。
在根据本发明的半导体集成电路装置中，所述电源配线子单元沿第一方向以规则间隔相邻设置，因此，形成包括具有串列的梳状缝隙的电源配线。
在根据本发明的半导体集成电路装置中，所述核心单元中源电压供给配线的布置位置被预置到沿第一方向的坐标中，相对于电源配线单元中沿第二方向的配线，从而与电源配线单元沿第二方向的金属配线相连。
在根据本发明的半导体集成电路装置中，组成电源配线单元的T形的部分由活性区域构成。
在根据本发明的半导体集成电路装置中，组成电源配线单元的T形的由金属和活性区域构成。
在根据本发明的半导体集成电路装置中，电源配线子单元呈I形，包括沿与第一方向垂直的第二方向延伸的小宽度的配线部分，和位于上述配线部分两端且沿第一方向延伸的配线部分。
在根据本发明的半导体集成电路装置中，所述配线部分是金属或活性区域。
在根据本发明的半导体集成电路装置中，在所述电源配线子单元的金属部分处至少配置一个触点。
另外，本发明提供一种半导体集成电路装置的制造方法，其中，布置电源配线单元和与电源配线单元相连的核心单元组成逻辑单元，该装置包括配置在与布置有逻辑单元的块中的单元列方向一致的第一方向上并用于在与核心单元的边界部分对逻辑单元提供源电压的至少两个电源配线，所述方法包括如下步骤制备电源配线单元，其中，电源配线在第一方向上具有规则间隔开的缝隙；并且对应核心单元布置所述电源配线单元。
在根据本发明的半导体集成电路装置的制造方法中，制备电源配线单元的步骤包括制备具有至少两个高度的多个电源配线子单元。
在根据本发明的半导体集成电路装置的制造方法中，制备电源配线单元的步骤包括制备多个电源配线子单元，其中沿第一方向延伸的电源配线部分具有至少一个配线宽度。
在根据本发明的半导体集成电路装置的制造方法中，所述布置步骤包括使电源配线子单元的金属或活性区域形成沿第一方向的带状直线，电源配线单元与核心单元中的源电压供给配线在自动布局过程(automaticlayout)中相连。
在根据本发明的半导体集成电路装置的制造方法中，所述布置步骤包括在核心单元的源电压供给配线的自动布局过程中，连接电源配线单元与核心单元之间的边界处的接线端到电源配线单元。
这一结构避免了在宽金属加工过程中由于增加电源配线单元的高度造成的核心单元的配线短路，并保持了单元之间的轨数，同时不降低核心单元配线的自由度。
此外，电源配线单元的构型可使金属配线的面积比率保持不变，芯片表面的图案均一。
图1是参照本发明第一实施例的半导体集成电路装置逻辑单元的示意图；图2是构成逻辑单元中的电源配线单元的最小组件的电源配线子单元的示意图；图3(a)和3(b)是具有不同高度的电源配线子单元的示意图；图4是参照本发明第二实施例的电源配线子单元的结构示意图；图5是参照该实施例的电源配线子单元的结构示意图；图6是参照本发明第三实施例的半导体集成电路装置逻辑单元的示意图；图7是逻辑单元中电源配线子单元的结构示意图；图8(a)和8(b)是具有不同高度的电源配线子单元的示意图；图9是参照本发明第四实施例的半导体集成电路装置逻辑单元的示意图；图10是逻辑单元中电源配线子单元的示意图；图11(a)和11(b)是具有不同高度的电源配线子单元的示意图；图12(a)和12(b)是现有技术的半导体集成电路装置的示意图。
具体实施例方式
下面结合
参照本发明具体实施例的半导体集成电路装置。
第一实施例图1是参照本发明第一实施例的半导体集成电路装置的结构示例。
逻辑单元10(见图1)由具有电路功能(例如反相器、AND、NAND、NOR、锁存电路和双稳态多谐振荡器)的核心单元20和具有电源配线的电源配线单元30构成。在核心单元20两侧设置电源配线单元30，各边界没有互相叠加，其中一个电源配线单元30供给源电压，另一个提供接地电压。如图2所示，电源配线单元30包括电源配线子单元70，其具有金属配线40、保持基板电势为常数的活性区域50、电连接金属配线40和活性区域50的触点60。金属配线40呈T形，电源配线子单元70左右相邻配置，以形成在芯片中单元列方向延伸的电源配线。此外，在T形金属的垂直方向上延伸到电源配线子单元边界的配线与延伸到核心单元20单元边界的金属配线80相连，如图1所示。由此，源电压供给到核心单元20。
图2是包括此处介绍的T形金属40的电源配线子单元70的示意图。
通过电源配线子单元70连接核心单元20的方法描述如下。如上所述，在核心单元中延伸到电源配线单元30和核心单元20之间的边界的金属配线80配置成水平方向上的坐标，其中在核心单元30中金属配线40的垂直方向延伸的配线被设置成连接金属配线40。原因在于电源配线子单元70相邻布置且金属配线40垂直方向上的配线以固定间隔布置。而且，如上所述，电源配线子单元70由金属配线40、保持基板电势为常数的活性区域50、电连接金属配线40和活性区域50的触点60构成。
电源配线单元30中的T形金属配线40与核心单元中的金属配线80不相连。假设T形金属配线40预先紧靠核心单元金属配线配置，则形成核心单元金属配线布局。所以，最小金属配线间隔规律不会受到电源配线单元30布置的破坏。
此外，很可能使用多个具有不同高度的电源配线子单元70，如图3(b)所示。例如，电源配线子单元70中，在T形金属配线40垂直方向上的配线长度随着单元高度的不同而变化。如图1所示，电源配线子单元70布置成某种单元列，至少要选择和配置一个具有不同单元高度的电源配线，如图3(a)所示。从而，不足单元(insuffcient cell)中单元之间的配线轨数(numberof the wiring tracks)增加，在不降低上层配线资源的前提下芯片中配线效率提高。对于选择和配置电源配线子单元的方法，JP-A-2003-167934作为示例公开了一种设计手段。通过设置金属配线40宽部位的宽度W和高度(长度)D为常数，调节窄部位的长度C1到C4，实现了调节单元的高度。
此外，根据电源配线子单元高度，可改变在金属配线40水平方向上具有大的配线宽度的区域，即宽部位，如图3(b)所示。通过设置金属配线40宽部位的宽度W和窄部位的长度C为常数并调节窄部位的高度(长度)D1到D4，实现了调节单元的高度。从而，保持了金属配线的面积比率并使得芯片表面的图案更均一。尽管保持基板电势为常数的活性区域50在图3(a)和图3(b)的变化中被忽略，优选以一种常规的方式形成活性区域50。
如上所述，电源配线单元30通过具有T形金属配线40的电源配线子单元70构成，而核心单元中金属配线80布置的坐标被设置成水平方向的坐标，其中配置了沿电源配线子单元70中的T形金属配线的垂直方向的配线。因此，不会发生由宽电源配线(单元30)引起的核心单元(20)内配线短路的问题。从而，保证核心单元中金属配线80的自由度，提高逻辑单元10中单元之间的配线轨数。另及，对电源配线子单元70，T形金属配线40的宽窄部位比率变化如图3(b)所示，从而能够维持T形金属配线40的面积比率并使芯片表面图案均一化。
第二实施例图4和图5是参照本发明第二实施例的半导体集成电路装置的结构示例。
图4为电源配线子单元700，仅由保持基板电势为常数的活性区域500构成。
尽管在第一实施例中电源配线子单元70中的金属配线40呈T形，但能够以如在电源配线子单元70中相同方式形成沿芯片中单元列方向延伸的电源配线，如依照本实施例，在电源配线子单元700中，形成T形活性区域500，T形活性区域500左右相邻配置在电源配线子单元700中。
本实施例中，核心单元中的金属配线80由活性区域构成，与电源配线子单元700中沿T形活性区域垂直方向延伸的配线相连，由此电源可以供给到核心单元。
接下来，图5显示了电源配线子单元800。所述电源配线子单元800由T形金属配线40，T形活性区域500，电连接金属配线40和活性区域500的触点60构成。通过设置金属层和活性区域均呈T形，核心单元中的金属配线80与电源配线子单元800相连，同时金属配线80由金属层或活性区域其中一个构成，从而给核心单元供给电源。
若金属配线80同时由金属层和活性区域构成，可以通过活性区域补偿与金属宽度的降低对应的一部分，从而降低配线电阻。而且构成电源配线子单元的金属层和活性区域的形状可以相同也可以不同。
第三实施例图6是参照本发明第三实施例的半导体集成电路装置的结构示例。
逻辑单元11(见图6)由核心单元21和电源配线单元31构成。在核心单元21上下两侧设置电源配线单元31，各边界没有互相叠加，其中一个电源配线单元31供给源电压，另一个提供接地电压。如图7所示，电源配线单元31包括电源配线子单元71，所述电源配线子单元71包括金属配线41、保持基板电势为常数的活性区域51、电连接金属配线41和活性区域51的触点60。电源配线子单元71左右相邻配置，以形成沿芯片中单元列方向延伸的电源配线。
尽管在第一实施例中电源配线子单元70呈T形，本实施例中电源配线子单元71呈I形。金属I形由电源配线子单元71上下边界的沿水平方向的金属配线和具有沿垂直方向的部分的金属配线41呈现，上述沿垂直方向的部分在电源配线子单元71中心将上下边界的沿水平方向的金属配线连接。
由于上述I构形，当电源配线子单元71左右相邻配置时，可在电源配线单元31的上下两部分形成沿单元列方向延伸的两个电源配线。其中一个位于核心单元一侧的电源配线连接到核心单元中的金属配线80。换句话说，没有必要预置核心单元中金属配线80的水平方向的坐标，并且可以提高核心单元中配线自由度。
与第一实施例相同，图8(a)示出具有不同高度的多个单元，并且在电源配线子单元71中I形金属41中心沿垂直方向延伸的配线的长度随单元高度变化。通过设置金属配线41宽部位的宽度W和高度(长度)D为常数并且调节窄部位的长度E1到E4，实现了调节单元的高度。
如图6所示，电源配线子单元71布置成特定的单元列，至少要选择和配置一个具有不同单元高度的电源配线。从而，不足单元中单元之间的配线轨数增加，在不降低上层配线资源的前提下芯片中配线效率提高。
而且，可根据电源配线子单元高度改变在金属配线41水平方向上具有大的配线宽度的区域，即宽部位，如图8(b)所示。通过设置金属配线41宽部位的宽度W和窄部位的长度E为常数，调节宽部位的高度(长度)D1到D4，实现了调节单元的高度。从而，保持了金属配线的面积比率，并使芯片表面的图案更均一。
与第二实施例中相同的，电源配线子单元71由活性区域构成。即使核心单元中的金属配线单元80由金属层或活性区域其中一个构成，也能够与电源配线子单元71相连，由此电源供给到核心单元。
第四实施例图9是参照本发明第四实施例的半导体集成电路装置的结构示例。
逻辑单元12(见图9)由核心单元22和电源配线单元32构成。在核心单元22的上下两侧设置电源配线单元32，各边界没有互相叠加，其中一个电源配线单元32供给源电压，另一个提供接地电压。如图10所示，电源配线单元32包括电源配线子单元72，所述电源配线子单元72包括金属配线42、保持基板电势为常数的活性区域52、电连接金属配线42和活性区域51的触点60。电源配线子单元72左右相邻配置，以形成沿芯片中单元列方向延伸的电源配线。
与第一实施例中相同，金属配线40呈T形，但本实施例中电源配线子单元72在垂直方向上无金属配线。换句话说，含有的不是T形而是带状金属配线42。下面说明在核心单元22的连接方法中使用图10所示的电源配线子单元72的方法。图9中，电源接入端子90配置在金属配线80穿过电源配线单元32和核心单元22的边界的一段上。在接下来的单元自动配线过程中，电源接入端子90与电源配线单元32相连。更适宜地，根据单元之间不足配线轨数，至少选择一个具有不同高度的电源配线子单元，如图11(b)所示，所述电源配线子单元以与第一实施例相同方式自动配置。同时，核心单元边界的电源接入端子90复原，连接到检测到的与电源接入端子90垂直的方向的电源配线子单元。通过设置电源配线42的宽度W和高度(长度)D为常数，并且变化通过电源配线单元32和核心单元22交叉边界的金属配线80的长度S1到S4，实现调节。
另外，根据电源配线子单元的高度可以变化金属配线42水平方向上的配线宽度，如图11(b)所示。从而，保证金属配线的面积比率，芯片表面的图案更均一。通过设置金属配线41宽部位的宽度W和金属配线80的长度S为常数，变化宽部位的高度(长度)D1到D4，单元高度得以调节。因此，保证了金属配线的面积比率，芯片表面的图案更均一。
与第二实施例中相同，电源配线子单元72由活性区域构成。即使核心单元中的金属配线单元80由金属层或活性区域其中一个构成，也能够与电源配线子单元72相连，由此电源供给到核心单元。
本结构和制造方法的实施，可以保证核心单元中金属配线的自由度，提高逻辑单元12中单元之间的配线轨数，进而确保金属配线的面积比率，使芯片表面的图案更均一。
如上所述，本发明涉及一种半导体集成电路装置，特别地，如上所述设定逻辑单元中电源配线单元的形状。因而，在不降低核心单元中金属配线自由度的情况下，可防止电源金属配线的大宽度，保持逻辑单元中单元之间的配线轨数。进而，可保持金属配线的面积比率，使芯片表面的图案更均一。因此，本发明有益于具有多个逻辑单元的半导体集成电路装置。
权利要求
1.一种半导体集成电路装置，其包括至少两个电源配线，该至少两个电源配线配置在与布置有逻辑单元的块中的单元列方向一致的第一方向上，所述电源配线用于对该逻辑单元提供源电压，其中，所述电源配线在所述第一方向上具有规则间隔开的缝隙。
2.如权利要求1所述的半导体集成电路装置，其中，缝隙呈梳状，其沿第一方向以规则间隔呈梳状设置。
3.如权利要求1所述的半导体集成电路装置，其中，缝隙呈栅条状。
4.如权利要求1所述的半导体集成电路装置，其中，进一步包括具有电路功能的核心单元和与核心单元相连的电源配线单元，两者组成逻辑单元；其中，核心单元中的电源供给配线延伸到核心单元和电源配线单元之间的边界部分处，并且电源配线子单元作为最小子单元构成电源配线单元，所述电源配线单元在边界部分附近具有缝隙。
5.如权利要求4所述的半导体集成电路装置，其中，电源配线子单元呈T形，所述T形包括沿与布置有逻辑单元的块中的单元列方向一致的第一方向设置的配线和沿与第一方向垂直的第二方向延伸的配线。
6.如权利要求5所述的半导体集成电路装置，其中，电源配线子单元在第一方向上以规则间隔相邻配置，由此构成具有串列的梳状缝隙的电源配线。
7.如权利要求5所述的半导体集成电路装置，其中，所述核心单元中的源电压供给配线的设置位置被预置到沿第一方向的坐标中，相对于电源配线单元中沿第二方向的配线，从而与电源配线中沿第二方向的金属配线相连。
8.如权利要求5所述的半导体集成电路装置，其中，电源配线单元中组成T形的部分由活性区域构成。
9.如权利要求5所述的半导体集成电路装置，其中，电源配线单元中组成T形的部分由金属和活性区域构成。
10.如权利要求4所述的半导体集成电路装置，电源配线子单元呈I形，所述I形包括沿与第一方向垂直的第二方向延伸并且具有小宽度的配线部分和位于所述配线部分两端且沿第一方向延伸的配线部分。
11.如权利要求10所述的半导体集成电路装置，其中，所述配线部分是金属或活性区域。
12.如权利要求1所述的半导体集成电路装置，其中，在电源配线子单元的金属部分中至少配置一个触点。
13.一种半导体集成电路装置的制造方法，其中，布置电源配线单元和与电源配线单元相连的核心单元以组成逻辑单元，该装置包括至少两个电源配线，该至少两个电源配线配置在与布置有逻辑单元的块中的单元列方向一致的第一方向上，所述电源配线用于在与核心单元的边界部分处对该逻辑单元提供源电压，包括如下步骤制备电源配线单元，其中电源配线具有在第一方向上规则间隔开的缝隙；和对应于核心单元布置所述电源配线单元。
14.如权利要求13所述的半导体集成电路装置的制造方法，其中，所述制备电源配线单元的步骤包括制备具有至少两个高度的多个电源配线子单元。
15.如权利要求13所述的半导体集成电路装置的制造方法，其中，制备电源配线单元的步骤包括制备多个电源配线子单元，其中沿第一方向延伸的电源配线部分具有至少一个配线宽度。
16.如权利要求13所述的半导体集成电路装置的制造方法，其中，布置步骤包括使电源配线子单元的金属或活性区域沿第一方向形成带状直线，并且电源配线单元与核心单元中的源电压供给配线在自动布局过程中相连。
17.如权利要求13所述的半导体集成电路装置的制造方法，其中，布置步骤包括在核心单元的源电压供给配线中，在自动布局过程中连接电源配线单元与核心单元之间的边界处的接线端到电源配线单元。
全文摘要
在一种由具有电路功能的核心单元以及具有电源配线的电源配线单元构成的半导体集成电路装置中，组成电源配线单元的电源配线子单元中的金属呈T形，电源配线子单元相邻配置以形成串列的电源配线。核心单元和电源配线单元通过已预置沿水平方向的坐标的核心单元中的金属配线相连，从而供给电源信号。
文档编号H01L21/82GK101030578SQ200710085008
公开日2007年9月5日 申请日期2007年2月28日 优先权日2006年2月28日
发明者池上智朗, 西村英敏 申请人:松下电器产业株式会社