专利名称：半导体装置及其制造方法
技术领域：
本发明涉及一种包含高电阻异质结二极管的半导体装置及其制造方法。
背景技术：
传统上，作为与本发明类似的技术，已知在日本专利申请2003-318413号公报中公开的技术。在日本专利申请2003-318413号公报中，在N+型衬底区上用N-型外延区形成的半导体基底(base substrate)的一个主表面上相接触地形成N型多晶硅区，外延区和N型多晶硅区形成异质结。在N+型衬底区的背面上形成背面电极。
在如此构成的传统技术中，当背面电极是阴极，多晶硅区是阳极时，在阴极和阳极之间通过电流，在多晶硅区和外延区之间的结界面上产生整流，从而获得二极管特性。例如，当将阴极接地并对阳极施加正电位时，获得对应于二极管的正向特性的导电特性。另一方面，当对阳极施加负电位时，获得对应于二极管的反向特性的截止特性。正向特性和反向特性二者展现了与由金属电极和半导体材料构成的肖特基结所展现的特性类似的特性。
在这种传统的技术中，当多晶硅区的杂质浓度或者导电类型发生变化时，可以任意地构成例如具有预定反向特性的二极管(与其相对应的正向特性)。因此，相对于由肖特基结构成的二极管，其优点在于能够有选择地构成具有适当的击穿电压系统的二极管。
发明内容
然而，在该传统结构中，当简单地使用多晶硅形成异质结时，正向和反向特性导致产生与肖特基结二极管类似的趋势。因此，作为电特性不能得到与肖特基结的性能不同的性能。
针对上述问题实现本发明，本发明的目的是提供一种与肖特基结二极管相比具有更高的抗雪崩性特性的半导体装置及其制造方法。
为了实现上述目的，在本发明中，用于解决该传统问题的方式是一种半导体装置，包括异质结二极管，其由第一半导体区和第二半导体区构成，第二半导体区具有与第一半导体区的能带隙不同的能带隙并与第一半导体区形成异质结，其中，异质结区被形成为当对异质结二极管施加预定反向偏压时，至少在异质结二极管的外周端以外的异质结区中的击穿电压是半导体装置的击穿电压。
为了实现上述目的，在本发明中，提供一种用于制造半导体装置的半导体装置制造方法。该半导体装置包括异质结二极管，该异质结二极管由第一半导体区和第二半导体区构成，第二半导体区具有与第一半导体区的能带隙不同的能带隙并与第一半导体区形成异质结。该制造方法包括第一步骤，在第一半导体区上形成第二半导体区；以及第二步骤，将杂质引入第二半导体区，其中，在第二步骤，引入杂质使得第二半导体区中的杂质浓度以预定梯度分布。
为了实现上述目的，在本发明中，提供一种用于制造半导体装置的半导体装置制造方法。该半导体装置包括异质结二极管，该异质结二极管由第一半导体区和第二半导体区构成，第二半导体区具有与第一半导体区的能带隙不同的能带隙并与第一半导体区形成异质结。该制造方法包括第一步骤，在第一半导体区上形成第二半导体区；第二步骤，将杂质引入第二半导体区；以及第三步骤，通过热处理使在第二步骤中引入第二半导体区中的杂质扩散，其中，在第三步骤，设置热处理的热处理温度和热处理时间，使得第二半导体区中的杂质浓度以预定梯度分布。
从以下结合附图的说明和所附权利要求，本发明的示例性实施例将变得更充分明显。应当理解，这些附图仅示出示例性实施例，因此，不认为其限制本发明的范围，通过使用附图更具体并详细地说明本发明的示例性实施例，其中图1是示出根据本发明第一实施例的半导体装置的结构的截面图；图2是示出本发明和肖特基结二极管之间的反向电流-电压特性的曲线图；图3是图1所示的有源区的主区放大后的视图；图4是示出根据第一实施例的第一变形例的半导体装置的结构的截面图；图5是示出根据第一实施例的第二变形例的半导体装置的结构的截面图；图6是示出根据第一实施例的第三变形例的半导体装置的结构的截面图；图7是示出根据第一实施例的第四变形例的半导体装置的结构的截面图；图8是示出根据第一实施例的第七变形例的半导体装置的结构的截面图；图9是示出根据第一实施例的第八变形例的半导体装置的结构的截面图；图10是示出根据第一实施例的第九变形例的半导体装置的结构的截面图；图11是示出根据第一实施例的第十变形例的半导体装置的结构的截面图；图12是示出根据第一实施例的第十一变形例的半导体装置的结构的截面图；图13是示出根据本发明第二实施例的半导体装置的结构的截面图；图14是示出根据第二实施例的第一变形例的半导体装置的结构的截面图；图15是示出根据第二实施例的第二变形例的半导体装置的结构的截面图；图16是示出根据第二实施例的第三变形例的半导体装置的结构的截面图；图17是示出根据第一实施例的第五变形例的半导体装置的结构的截面图；图18是示出根据第一实施例的第六变形例的半导体装置的结构的截面图；图19是示出沿图17中的A-A线的杂质浓度分布的曲线图；图20A～20C是示出根据第一实施例的第五变形例的半导体装置的制造方法的处理截面图；图21是示出沿图17中的B-B线的杂质浓度分布的曲线图；以及图22A～22C是示出根据第一实施例的第五变形例的半导体装置的制造方法的处理截面图。
具体实施例方式
下面，参考
本发明的优选实施例。
第一实施例图1是示出根据本发明第一实施例的半导体装置的结构的截面图。图1所示的第一实施例的半导体装置构成使用碳化硅和硅之间的异质结的异质结二极管。下文中，对使用碳化硅作为第一半导体区100的衬底材料的情况给出说明。
在图1中，由在例如碳化硅的多型是4H的N+型衬底区1上形成N-型漂移区2的衬底材料构成第一半导体区100。可以使用电阻率是几～几十mΩcm、厚度是大约几十或者几百微米的衬底区1。可以使用例如N型杂质浓度是1015～1018cm-3、厚度是几～几十微米的漂移区2。在第一实施例中，对使用例如1016cm-3的杂质浓度和10μm的厚度的情况给出说明。在第一实施例中，对第一半导体区100是由衬底区1和漂移区2构成的衬底的情况给出说明。然而，可以使用由衬底区1单独构成的衬底，而与电阻率的大小无关。
堆叠并形成由能带隙比碳化硅的能带隙小的多晶硅构成的第一异质半导体区3作为第二半导体区101，以使漂移区2与结表面相对的主表面与衬底区1相接触。在漂移区2和第一异质半导体区3之间的结处，形成由多晶硅的能带隙与碳化硅的能带隙不同的材料制成的异质结二极管，在结界面上存在高能势垒。在本发明中，将第一异质半导体区3的杂质浓度设为当对异质结二极管施加预定反向偏压时，至少在第一异质半导体区3中产生雪崩击穿。例如，对导电类型是P型、杂质浓度是1017cm-3、厚度是0.5μm的情况给出说明。
在第一实施例中，分别将第一电极4形成为与第一异质半导体区3相接触，将第二电极5形成为与衬底区1相接触。分别地，第一电极4使用例如在2000的Ti(钛)上堆叠有5000的Al(铝)的金属材料，第二电极5使用例如在5000的Ti(钛)上堆叠有3000的Ni(镍)的金属材料。
当在有限区域中形成这种异质结二极管时，总是在有源区中存在端部。图1示出漂移区2和第一异质半导体区3之间的异质结部分的端部限定了有源区的最外周端的情况。作为例子，在端部中形成电场缓冲(relaxation)区6。
通常，在不同于有源区的主区103的有源区的最外周端中，电位分布和电场分布出现变化点。电场缓冲区6用来缓冲该变化量。作为例子，在本第一实施例中，对由导电类型是与漂移区2相反的P型的4H-SiC组成的材料构成电场缓冲区6的情况给出说明。然而，电场缓冲区6可以是具有高电阻的非有源区，由SiO2等高绝缘材料构成电场缓冲区6。因此，在本第一实施例中，构成第一电极4是阳极、第二电极5是阴极的垂直二极管。
接下来，说明第一实施例的操作。
当在第一电极4和第二电极5之间施加电压时，在第一异质半导体区3和漂移区2之间的结界面上产生整流，从而获得二极管特性。首先，第二电极5(阴极)是地电位，对第一电极4(阳极)施加正电位，与传统结构类似，异质结二极管显示正向特性，且显示与肖特基结二极管相同的导电特性。即，在正向特性中，由从异质结部分向漂移区2和第一异质半导体区3两侧延伸的所包含的电位的和所确定的电压降使正向电流通过。例如，在本第一实施例中，从异质结部分向漂移区2和第一异质半导体区3两侧延伸的所包含的电位的和大约是1.2V。因此，由与其相对应的电压降使正向电流通过。
这时，在电场缓冲区6和漂移区2之间形成的PN结二极管中也产生正向偏压。然而，所包含的电位大约是3V，因此，在电场缓冲区6和漂移区2之间不通过电流。
接下来，第一电极4(阳极)是地电位，对第二电极5(阴极)施加正电位，异质结二极管显示反向特性，因此，显示截止特性。在本第一实施例中，在有源区的主区103中，第一异质半导体区3的导电类型是P型。因此，如图2所示，截止特性与PN结二极管相同地工作。这是因为在第一异质半导体区3的导电类型是P型、漂移区2的导电类型是N型的结构中，随着如在PN结二极管中观察到的在预定电场下产生的载流子所提供的漏电流特性逐渐变得占优势，通过异质结界面的高能势垒的漏电流可被大大减小。下文中，详细说明其原因。
肖特基结二极管的漏电流特性几乎是由半导体材料的电子亲合力和肖特基金属的功函数之间的差所形成的肖特基势垒的高度唯一决定。然而，传统结构和第一实施例中的异质结二极管是由不同半导体材料形成的结所构成的。因此，由主要在不同半导体材料之间产生的高能势垒的高度和作为漏电流的起源的多数载流子的供应源的大小来决定漏电流特性。
其中，由碳化硅所构成的漂移区2和由硅所构成的第一异质半导体区3中的每一个半导体材料近似地决定高能势垒的高度。因此，高能势垒的高度具有与肖特基结二极管或者传统结构类似的性能。另一方面，在第一实施例的情况下，用作漏电流的起源的多数载流子的供应源与肖特基结二极管和传统结构的情况相比非常小。即，这是由于第一异质半导体区3是由P型构成的。因此，在第一异质半导体区3中难以产生用作N型漂移区2的多数载流子的导电电子，导致了抑制导电电子的产生起源的结构。
适当地调节第一异质半导体区3的杂质浓度和厚度，使得当增大对第二电极5(阴极)施加的正电位时，不会耗尽整个第一异质半导体区3。在这样做时，不从用作阳极侧的导电电子供应源的第一电极4直接对漂移区2供应导电电子。当第一异质半导体区3未耗尽的剩余区域的厚度比第一异质半导体区3中的电子的扩散长度大时，可以进一步截止电子的供应源。因此，在第一实施例中提供与肖特基结二极管和传统结构相比显著更低的漏电流特性。
这时，在电场缓冲区6和漂移区2之间的PN结中也建立了反向偏压状态。然而，因为漏电流甚至比第一异质半导体区3和漂移区2之间的异质结中小，所以不影响整个有源区的漏电流特性。
接下来，对于反向特性中的电阻，首先因为由多个半导体材料进行保持(retention)，而不是由单个半导体材料进行保持，所以有源区的主区103具有高保持能力。即使这样，当使能带隙窄的半导体材料侧(在这种情况下，该侧对应于第一异质半导体区3侧)的杂质浓度比漂移区2的杂质浓度高时，可以给予有源区的主区103更高的保持能力。即，这是因为可以分配阴极/阳极之间施加的电压，使得具有更高电压保持能力的漂移区2侧的电压更高。
此后，当进一步增大在阴极/阳极之间施加的电压，从而达到有源区的电阻即有源区的雪崩击穿电压时，在第一实施例中展示出附加特性。即，通过将第一异质半导体区3的杂质浓度降低到低于预定值，可以在与形成在有源区的外周端中的电场缓冲区6相接触的漂移区2中产生雪崩击穿相同的定时或者更早地，在第一异质半导体区3和漂移区2相接触的表面的任意位置产生雪崩击穿，因此，可以展示更高的抗雪崩性。其原因如下。
已知构成第一实施例所示的漂移区2的4H-SiC具有高的介电击穿电场特性。例如，根据“Technology of Semiconductor SiCand its Application(by Hiroyuki Matsunami，published by theNikkan Kogyo Shimbun)”中第11页的表2.2，4H-SiC的介电击穿电场大约是2.8MV/cm。
另一方面，对于构成第一异质半导体区3的Si(在第一实施例中，第一异质半导体区3是由多晶硅构成的。然而，为了便于理解，使用单晶硅的物理数据进行说明)，根据“Physics ofSemiconductor Device(by S.M.Sze，published by Wiley)”中第103页的图29，介电击穿电场的大小根据在Si中引入的杂质浓度的大小而变化。例如，在杂质浓度是第一实施例所示的1017cm-3的情况下，介电击穿电场为大约0.6MV/cm。另一方面，在杂质浓度是1019cm-3的情况下，例如(虽然在参考文献的图29中未示出，但是可以在从其特性推断波长的假设下说出以下内容)，介电击穿电场很可能是大约3MV/cm。
基于该数据，如图3所示，当仅考虑图1中有源区的主区103时，异质结界面在形成有漂移区2和第一异质半导体区3面对的平面异质结的部分具有最高的电场。使用在对比文献中找到的数据进行比较。当将大约1019cm-3的第一异质半导体区3的杂质浓度作为基准时，可以推断至少在平面部分，当杂质浓度下降到低于该基准时在Si(第一异质半导体区3)侧产生雪崩击穿，当杂质浓度超过该基准时在4H-SiC(漂移区2)侧产生雪崩击穿。因此，应当理解，至少在平面部分，在第一实施例所示的第一异质半导体区3的杂质浓度是1017cm-3的结构中在整个第一异质半导体区3中产生雪崩击穿。
在图1中，使得与第一异质半导体区3的端部相对应而形成的电场缓冲区6朝第一异质半导体区3的端部缓冲电场密度。即，这是由于在漂移区2和电场缓冲区6相接触的部分中，在漂移区2和电场缓冲区6之间产生电位分布，在第一异质半导体区3的端部中几乎没有产生电位分布。因此，在第一异质半导体区3中，电位分布在与漂移区2相接触的平面结表面上延伸。
另一方面，对于漂移区2，与没有形成电场缓冲区6的情况相比，在与电场缓冲区6相接触的部分缓冲了电场密度。然而，与和第一异质半导体区3相接触的平面部分相比，这部分具有高的电场分布。这允许在阴极/阳极之间施加的电压达到预定值，其结果是，在与漂移区2相接触的第一异质半导体区3中或者在与电场缓冲区6相接触的漂移区2的相邻区域中产生雪崩击穿。
这时，如上所述，通过调节第一异质半导体区3的杂质浓度，可以控制第一异质半导体区3的介电击穿电场。因此，在与漂移区2相接触的平面第一异质半导体区3内，可以调节第一异质半导体区3的杂质浓度，将其设置为在漂移区2与电场缓冲区6相接触且具有最高电场的部分产生雪崩击穿相等的定时或者更早地产生雪崩击穿。其结果是，可以进行控制使得在与漂移区2相接触的平面第一异质半导体区3中产生雪崩击穿。
这种特征技术还允许在如图1所示构成的半导体装置中在与漂移区2相接触的包括端部的异质结部分的整个结表面上产生雪崩击穿，从而允许通过宽范围的击穿电流。因此，可以增强抵抗直至由于雪崩击穿而产生毁坏的抗击穿能力，即抗雪崩性。
另一方面，在肖特基结二极管中主要难以获得这种高抗雪崩性。使用由图3中的肖特基电极形成第一异质半导体区3的一部分的假设情况来说明其原因。在肖特基电极中不产生与在第一电极4(阳极)和第二电极5(阴极)之间施加的电压相对应的电位分布，电位分布几乎仅在漂移区2侧延伸。
如上所述，与没有形成电场缓冲区6的情况相比，可以大大缓冲结末端中的电场密度。然而，与在平面部分中形成的结部分中的电场分布相比，漂移区2总是具有高电场分布。因此，在肖特基结二极管中，在端部上与电场缓冲区6相接触的漂移区2中比在与漂移区2相接触的平面部分中更早地产生雪崩击穿。由于该原因，在肖特基结二极管中，通常在表示在结的外周端的相邻区域处的最大电场的漏区的特定点中局部地产生雪崩击穿。这导致大大限制了抗雪崩性的提高。这对仅仅形成异质结二极管的传统结构来说也是适用的。
因此，在第一实施例中，与在端部的相邻区域处局部地产生雪崩击穿的传统结构不同，在第一异质半导体区3和漂移区2相接触的整个结表面上产生雪崩击穿，这允许通过击穿电流，从而增强抗雪崩性。
第一和第二变形例虽然使用图1作为第一实施例进行了说明，但是半导体装置可以具有例如图1的电场缓冲区6的朝外的区域处的护环(guardring)等击穿电压结构。除了在相邻区域处布置的电场缓冲区6之外，还可以提供例如作为第一实施例的变形例的图4的截面图所示的第一变形例或者作为第一实施例的变形例的图5的截面图所示的第二变形例的电场缓冲结构。在这种情况下，也可以获得与图1所示的结构的情况类似的效果。
图4示出第一异质半导体区3的端部在由例如SiO2构成的堆叠并形成在漂移区2的端部上的层间电介质7顶上的情况。在层间电介质7上形成第一异质半导体区3的端部提供各种特性。获得了电场缓冲的效果，当通过干刻蚀等刻蚀第一异质半导体区3时在漂移区2中不容易导致刻蚀损坏。图4示出与电场缓冲区6一起形成层间电介质7的情况。然而，可以将半导体装置构成为仅存在层间电介质7。
图5示出采用形成有通过挖去第一异质半导体区3和漂移区2的端部而形成的挖去部分8的台面(mesa)结构的配置。使用这种结构，也可以提供结末端的电场缓冲。除了图5的结构之外，还可以与挖去部分8相邻接地形成图1所示的电场缓冲区6。
第三和第四变形例在图1～图5中，对仅由使用单一导电类型和杂质浓度的第一异质半导体区3形成第二半导体区101的情况给出了说明。然而，如作为第一实施例的变形例的图6的截面图所示第三变形例或者作为第一实施例的变形例的图7的截面图所示的第四变形例所示，例如可以设置导电类型和杂质浓度与第一异质半导体区3不同的第二异质半导体区9。在图6所示的第三变形例中，沿与堆叠第一半导体区100和第二半导体区101的方向正交的方向接连形成第一异质半导体区3和第二异质半导体区9。另一方面，在图7所示的第四变形例中将第二半导体区101形成为在第一异质半导体区3上堆叠第二异质半导体区9。
第二异质半导体区9的导电类型可以是P型或者N型，其杂质浓度可以大于或者小于第一异质半导体区3的杂质浓度。然而，在图6和7中，当第二异质半导体区9具体地是P型且杂质浓度比第一异质半导体区3高时，与第一实施例相比可以获得附加的效果。
即，在图6所示的结构中，可以减小第二半导体区101内的电阻，同时具有与图1所示的结构相同水平的击穿电压。此外，当第二异质半导体区9的杂质浓度高到与阳极电极4欧姆接触时，还可以减小其间的接触电阻。即，可以减小正向导电时的导通电阻。另一方面，在图7所示的结构中，可以减小截止状态下的漏电流，同时具有与第一实施例所示的结构相同水平的导通电阻。这是由于在漂移区2和具有高P型杂质浓度的第二异质半导体区9之间的结界面上，形成具有比漂移区2和第一异质半导体区3之间的结界面上高的势垒的异质结势垒。
第五和第六变形例在图7中，对在第二半导体区101内作为分开的区域形成第一异质半导体区3和第二异质半导体区9的情况给出了说明。然而，如作为第四变形例的变形例的图17的截面图所示的第五变形例或者作为第四变形例的变形例的图18的截面图所示的第六变形例所示，可以是删去第二异质半导体区9并在第一异质半导体区3中存在预定杂质浓度分布的结构。
图17是对应于图1的截面图，其中，将第一异质半导体区3内的杂质浓度构成为具有预定梯度。图19示出沿图17中的A-A线的第一异质半导体区3的杂质浓度分布。如图19所示，在图17中的结构中，将异质半导体区3内的杂质浓度分布为第一异质半导体区3内与阳极电极4相接触的部分杂质浓度高，而与漂移区2相接触的部分杂质浓度低。使用这种结构，删去了第二异质半导体区9，其结果是，使用这种仅保留第一异质半导体区3的结构可以实现与在第四变形例的情况类似的效果。使用下面说明的制造方法可以容易地实现这种结构。作为例子参考图20A～20C的处理截面图说明该制造方法。
首先，如图20A所示，使用由形成为在N+型衬底区1上外延生长N-型漂移区2的N型碳化硅半导体基底构成的第一半导体区100，例如将铝离子有选择地注入预定漂移区2，之后进行活化退火，从而形成P型电场缓冲区6。可以使用硼作为用于形成电场缓冲区6的杂质。可以作为高电阻区形成电场缓冲区6以保持击穿电压而不活化杂质，或者由氧化物膜等绝缘膜形成电场缓冲区6。
接下来，如图20B所示，在漂移区2上堆叠例如使用LP-CVD方法形成的由多晶硅构成的第一异质半导体区3的层。之后，例如使用离子注入方法掺杂硼以在第一异质半导体区3的层的表面层中形成注入层。可以通过经过电子束蒸镀方法或者溅镀方法进行堆叠、然后使用激光退火等进行再结晶来形成第一异质半导体区3。可选地，可以由例如使用分子束外延异质外延生长的单晶硅形成第一异质半导体区3。
在掺杂时，不仅在表面层上进行掺杂，还可以通过多级注入来进行掺杂以预先形成浓度分布。可以使用其它掺杂方法。在本实施例中，对将离子直接注入第一异质半导体区3的层的情况给出说明。然而，可以使用例如在第一异质半导体区3的层上形成预定厚度的氧化物膜、通过该氧化物膜引入杂质的方法。
接下来，如图20C所示，通过光刻和刻蚀选择性地形成掩膜材料，并通过使用例如反应离子刻蚀(干刻蚀)，使用预先形成的掩膜材料作为掩膜有选择地去除第一异质半导体区3，从而形成预定形状。掩膜材料可以使用氧化物膜掩膜和氮化物膜等其它掩膜。例如可以使用湿刻蚀等其它方法作为刻蚀方法。
随后，在对应于后表面侧的衬底区1的另一个主表面上形成例如由镍(Ni)构成的第二电极5，为了在后表面上获得好的接触电阻，对其施加例如大约600～1200℃的热处理。这时，在本实施例中，对在第一异质半导体区3中同时引入的硼离子进行杂质活化以呈现(render)P型，在其中形成预定杂质梯度。
最后，在第一异质半导体区3的上表面侧以钛(Ti)和铝(Al)的顺序堆叠钛和铝以形成第一电极4，从而完成图17所示的半导体装置。
在发明人进行的试验中，第一异质半导体区3是由厚度为大约0.5μm的多晶硅形成的，在第一异质半导体区3中从表面层开始直到大约0.1μm的深度注入硼离子。在这种状态下，施加热处理。试验产生如下结果当例如在950℃施加大约20分钟的热处理时，第一异质半导体区3中的杂质分布几乎是均匀的。相反，例如在900℃进行大约1分钟的热处理时，确认在该表面层和漂移区2侧之间形成了大约半位(half a digit)的浓度梯度。
因此，通过最优地设置第一异质半导体区3的厚度和热处理的条件，可以获得理想的杂质梯度。因此，使用本制造方法通过单个制造工序在每个区域中提供了所需的杂质浓度。
将如此在杂质分布中提供梯度的最理想条件设置为至少与第一异质半导体区3的漂移区2相接触的侧的杂质浓度等于或者小于在上述图1所示的第一异质半导体区3侧产生雪崩击穿的杂质浓度，与第一电极4相接触的侧杂质浓度等于或者大于产生欧姆接触的杂质浓度，以及第一异质半导体区3的厚度为最小。
基于这种方法，使用图18所示的第六变形例的结构使得第一异质半导体区3的厚度变薄，还提供低的导通电阻。
图18是对应于图17的截面图，其中，第一异质半导体区3是由多个半导体层(下半导体层13和上半导体层14)形成的，与图17的结构类似，将杂质浓度配置为具有预定梯度。图18示出第一异质半导体区3由两个半导体层形成的情况。然而，第一异质半导体区3可以由三个或者更多个层形成。
图21示出沿图18中的B-B线的第一异质半导体区3的杂质浓度分布。如图21所示，在图20A～20C中的结构中，将第一异质半导体区3内的杂质浓度分布并形成为在第一异质半导体区3内与阳极电极4接触的部分，杂质浓度高，另一方面，在与漂移区2接触的部分，与和阳极电极4接触的部分相比，杂质浓度低。
在下半导体层13和上半导体层14之间的交界部分，杂质的梯度是不连续的，可以使整个第一异质半导体区3中的杂质的浓度差大于图17所示的结构的杂质浓度差。像这样的结构提供与第五变形例类似的效果，此外，与第五变形例相比，使得第一异质半导体区3的厚度薄得多，还减小了导通电阻。
使用下面所示的制造方法可以容易地获得这种结构。作为例子参考图22A～22C的处理截面图来说明该制造方法。
首先，如图22A所示，使用由形成为在N+型衬底区1上外延生长N-型漂移区2的N型碳化硅半导体基底构成的第一半导体区100，例如将铝离子有选择地注入预定漂移区2，之后进行活化退火，从而形成P型电场缓冲区6。可以使用硼作为用于形成电场缓冲区6的杂质。可以作为高电阻区形成电场缓冲区6以保持击穿电压而不活化杂质，或者由氧化物膜等绝缘膜形成电场缓冲区6。
如图22B所示，在漂移区2上堆叠例如使用LP-CVD方法形成的由多晶硅构成的下半导体层13，随后，在下半导体层13上堆叠例如使用LP-CVD方法形成的由多晶硅构成的上半导体层14。这时，在下半导体层13和上半导体层14之间形成的多晶硅的晶体排列优选至少不连续。例如，当形成下半导体层13和上半导体层14时，可以使形成温度不同，从而使晶体排列不连续，或者可以独立地形成层13和14二者。
之后，例如使用离子注入方法掺杂硼以在第一异质半导体区3的层的上半导体层14的表面层中形成注入层。可以通过经过电子束蒸镀方法或者溅镀方法进行堆叠、然后使用激光退火等进行再结晶来形成下半导体层13和上半导体层14。可选地，可以由例如使用分子束外延异质外延生长的单晶硅形成该层13和14。在掺杂时，不仅对表面层施加掺杂，还可以通过多级注入来进行掺杂以预先形成浓度分布。还可以使用其它掺杂方法。在本实施例中，示出将离子直接注入上半导体层13的情况。然而，可以使用例如在第一异质半导体区3的层上形成预定厚度的氧化物膜等、之后通过该氧化物膜引入杂质的方法。
接下来，如图22C所示，例如通过光刻和刻蚀选择性地形成掩膜材料，并通过使用反应离子刻蚀(干刻蚀)，使用预先形成的掩膜材料作为掩膜有选择地去除第一异质半导体区3，从而形成预定形状。掩膜材料可以使用氧化物膜掩膜和氮化物膜等其它掩膜。例如可以使用湿刻蚀等其它方法作为刻蚀方法。
随后，在对应于后表面侧的衬底区1的另一个主表面上形成例如由镍(Ni)构成的第二电极5，为了在后表面上获得好的接触电阻，对其施加例如大约600～1200℃的热处理。这时，在本实施例中，对在第一异质半导体区3的上半导体层14中同时引入的硼离子进行杂质活化以呈现P型，在其中形成预定杂质梯度。
最后，在第一异质半导体区3的上半导体层14的上表面侧通过以钛(Ti)和铝(Al)的顺序堆叠钛和铝形成第一电极4，从而可以完成图18所示的半导体装置。
在发明人进行的试验中，第一异质半导体区3是由厚度为大约0.5μm的多晶硅形成的，在第一异质半导体区3中从表面层开始直到大约0.1μm的深度注入硼离子。在这种状态下，施加热处理。试验产生如下结果当例如在950℃施加大约20分钟的热处理时，第一异质半导体区3中的杂质分布几乎是均匀的。相反，例如在900℃进行大约1分钟的热处理时，确认在该表面层和漂移区2侧之间形成了大约半位的浓度梯度。
从以上说明明显可知，当最优地设置第一异质半导体区3的厚度和热处理的条件时，可以获得理想的杂质梯度。因此，使用本制造方法通过单个制造工序在每个区域中提供了所需的杂质浓度。
因此，通过巧妙地应用传统上已知的半导体制造技术，可以容易地获得图17所示的第五变形例和图18所示的第六变形例的半导体装置。
第七和第八变形例在参考图1～图7和图17～图22说明的变形例和实施例中，对在第一电极4和第二电极5之间只形成异质结二极管的结构给出了说明。然而，如作为第一实施例的变形例的图8的截面图中的第七变形例所示，可以使用混合有肖特基结二极管和第一实施例的异质结二极管的结构，或者如作为第一实施例的变形例的图9的截面图中的第八变形例所示，可以使用混合有PN结二极管和第一实施例的异质结二极管的结构。
图8示出在不同的区域中独立地形成异质结二极管的第一电极4和肖特基结二极管的肖特基电极区10的情况。另一方面，图9示出肖特基电极区10还用作第一电极4的情况。
可以使用使得在第一异质半导体区3中产生雪崩击穿的电极材料作为图8和图9所示的肖特基电极区10的材料。如图8和图9所示，第一异质半导体区3的端部不必与电场缓冲区6接触。例如，当肖特基电极区10包围外周时，在第一异质半导体区3的端部中电场分布几乎也是均匀的。因此，在漂移区2和第一异质半导体区3之间的整个结表面上产生雪崩击穿，从而可以获得高的抗雪崩性。
第九和第十变形例在作为第一实施例的变形例的图10的截面图所示的第九变形例中，示出了离散地形成第一异质半导体区3、在第一异质半导体区3之间的漂移区2中形成P型区11并将P型区11直接连接到第一电极4的结构。图11是示出第一实施例的第十变形例的截面图。其示出了在漂移区2中离散地形成P型区11、将其附加地布置到图7所示的结构并且将P型区11通过第一异质半导体区3连接到第一电极4的结构。在图10和11所示的P型区11中，将杂质浓度和深度设置为在第一异质半导体区3中产生雪崩击穿的杂质浓度和深度。
在图10和11中，对P型区11和电场缓冲区6的深度不同的情况给出说明。然而，其杂质浓度和深度可以相同。第一异质半导体区3的端部不必与电场缓冲区6相接触。例如，当P型区11包围外周时，在第一异质半导体区3的端部中几乎没有电场集中。因此，在漂移区2和第一异质半导体区3之间的整个结表面上产生雪崩击穿，从而可以获得高的抗雪崩性。
图8～图11所示的结构中的任何一个提供了上述特定效果，只要包含了在第一异质半导体区3中产生雪崩击穿的结构即可。
在图1～图11所示的结构中，对第一异质半导体区3内的杂质浓度是预定值并且产生雪崩击穿的结构给出了说明。然而，如作为第一实施例的变形例的图12的截面图中的第十一变形例所示，例如在与第一异质半导体区3相接触的漂移区2内可以形成具有比漂移区2高的杂质浓度且比周围区域更容易变为更高电场的高电场区12。在这种结构中，至少与有源区的外周端相比，在高电场区12中产生更高的电场。因此，在与该区域中的外周端产生雪崩击穿相同的定时或者更早地产生雪崩击穿，可以获得类似的效果，而与第一异质半导体区3的杂质浓度无关。
如上所述，在第一实施例中，关注了当调节第一异质半导体区3的杂质浓度时可以控制第一异质半导体区3内的介电击穿电场的事实，将第一异质半导体区3的杂质浓度设为等于或者小于预定值。因此，在有源区的主区103中，在与电场达到最大值的漂移区2的端部等周围区域中产生雪崩击穿相同的定时或者更早地产生雪崩击穿。因此，与在包围端部的区域中局部地产生雪崩击穿的传统结构不同，几乎在与漂移区2相接触的整个结表面均匀地产生雪崩击穿。因此，可以增大抗雪崩性。
第二实施例图13是示出根据本发明第二实施例的半导体装置的结构的截面图。图13所示的第二实施例的特征在于将在包括第一～第十一变形例的第一实施例中所说明的具有高抗雪崩性的异质结二极管应用到晶体管的一部分。
在图13中，第二实施例的半导体装置被构成为例如在碳化硅的多型是4H的N+型衬底区21上形成N-型漂移区22；形成由P型多晶硅构成的第一异质半导体区23和由N型多晶硅构成的第二异质半导体区24，以使漂移区22与结表面相对的主表面与衬底21相接触。
通过由多晶硅的能带隙与碳化硅的能带隙不同的材料构成的异质结来形成漂移区22与第一和第二异质半导体区23和24之间的结，在结界面上存在高能势垒。分别形成如下三个电极形成为通过例如由氧化硅膜构成的栅绝缘膜25与第二异质半导体区24和漂移区22之间的结表面相接触的栅极26，形成为连接到第二异质半导体区24的源极27，以及形成为连接到衬底区1的漏极28。有源区的外周端形成有例如P型电场缓冲区29。
如图13所示，第二实施例被构成为在漂移区22中形成沟槽，将栅极26形成并埋入沟槽中。然而，可以使用不形成沟槽的所谓的平面结构。可选地，在第二实施例中，在漂移区22上形成第一异质半导体区23和第二异质半导体区24。然而，可以将第一异质半导体区23和第二异质半导体区24形成为例如在漂移区22的预定区域中形成沟槽，将该区23和24埋入沟槽中。
图13示出栅极26和第二异质半导体区24通过栅绝缘膜25相接触的结构。然而，如图14所示，作为第二实施例的变形例，通过栅绝缘膜25连接栅极26和第一异质半导体区23，不需要特别布置第二异质半导体区24。
在第二实施例中，示出了形成电场缓冲区29作为在有源区的外周端中形成的结构的配置。然而，可以使用任何配置，只要布置了可以缓冲外周端的电场密度的结构即可。
接下来，说明图13所示的配置的操作。
对例如将源极27接地、对漏极28施加正电位的情况给出说明。
首先，当例如栅极26是地电位或者负电位时，保持截止状态。这是由于在漂移区22与第一和第二异质半导体区23和24之间的异质结界面上形成了阻止导电电子的高能势垒。这时，如在第一实施例中所说明的，构成为当在预定电场下所产生的载流子变为支配原因时漏电流被减小。因此，该结构提供了各种效果，即，可以保持更高的截止特性并且漏电流的温度特性也非常小。
接下来，当对栅极26施加正电位以从截止状态改变为导电状态时，电场影响直到第二异质半导体区24和漂移区22通过栅绝缘膜25相接触的异质结界面。因此，在栅极26附近的漂移区22和第二异质半导体区24中形成导电电子的累积层。即，降低了漂移区22和第二异质半导体区24之间的结界面上栅极26附近的第二异质半导体区24侧的电位，漂移区22侧的高能势垒变得陡峭。因此，导电电子变得可以通过高能势垒而导电。
接下来，当栅极26再一次是地电位以从导电状态变为截止状态时，取消了在漂移区22和第二异质半导体区24之间的异质结界面上形成的导电电子的反转(inversion)状态，从而停止隧穿通过高能势垒。其结果是，从第二异质半导体区24到漂移区22的导电电子流停止，存在于漂移区22中的导电电子流入衬底区21，从而产生耗尽。随后，耗尽层从异质结部分延伸到漂移区22侧，产生截止状态。
这时，当通过连接到电机驱动等电介质负载电路来使用图13所示的装置时，在变为截止状态时电流通过漏极28和源极27之间的同时漏电压(drain voltage)增大。随后，当在连接到电介质负载电路时产生的配线的寄生电感等使漏电压升高到预定值或者更高时，在第一异质半导体区23中产生雪崩击穿。
在第二实施例中，由于其特征结构，在第一异质半导体区23和漂移区22之间产生的雪崩击穿电压等同于或等于或者小于在漂移区22和在有源区的外周端形成的电场缓冲区29之间产生的雪崩击穿电压。因此，甚至在主有源区而不是有源区的外周端中的宽范围内产生雪崩击穿。因此，可以实现高抗雪崩性。
另一方面，可以在例如将源极27接地、对漏极28施加负电位的反向导电(回流工作)状态中实现第二实施例。例如，当源极27和栅极26是地电位并且对漏极28施加预定正电位时，阻止导电电子的高能势垒不存在，导电电子从漂移区22侧通过到第一和第二异质半导体区23和24侧，产生反向导电状态。这时，仅通过导电电子建立导电而不注入电子空穴。因此，可以使在从反向导电状态变为截止状态时反向恢复电流所产生的损耗减到最小。栅极26可以用作控制电极，而不用接地。
第二和第三变形例因此，在图13和图14所示的结构中，作为例子对将在第一实施例中说明的具有高抗雪崩性的异质结二极管应用到栅驱动(gate-drive)异质结部分的开关的一部分的情况给出说明。然而，如作为第二实施例的变形例的图15的截面图中的第二变形例和作为第二实施例的变形例的图16的截面图中的第三变形例所示，即使当将该半导体装置用作包含在开关元件的一部分中的回流二极管时，也可以获得类似的效果。
图15示出在由碳化硅构成的MOSFET中包含异质结二极管的半导体装置的结构。在图15中，在由第一导电类型的漂移区42和衬底区41构成的第一半导体区300中，形成第一导电类型的源区43和第二导电类型的基区44，将栅极46形成为通过栅绝缘膜45与漂移区42、基区44和源区43相接触。
将基区44和源区43连接到源极47，将衬底区41连接到漏极48。将具有与漂移区42的能带隙不同的能带隙、例如由多晶硅构成的异质半导体区49布置为与漂移区42形成异质结。将异质半导体区49连接到源极47。例如，在用MOSFET形成的有源区的外周端中形成电场缓冲区50。
因此，即使当将该半导体装置用作MOSFET的内部回流二极管时，如上所述，当作为施加预定值或者更大的漏电压的结果而将异质结二极管从导电状态变为截止状态时，也在异质半导体区49和漂移区42之间产生雪崩击穿。因此，可以在有源区的主区的宽范围内通过电流，从而可以获得高抗雪崩性。
在图16所示的由碳化硅构成的JFET中包含异质结二极管的结构中，也可以获得与图15所示的结构类似的效果。在图16所示的结构中，在由第一导电类型的漂移区52和衬底区51构成的第一半导体区400中，形成第一导电类型的源区53和第二导电类型的栅区54；将栅区54连接到栅极55；将源区53连接到源极56；将衬底区51连接到漏极57。
将具有与漂移区52的能带隙不同的能带隙、例如由多晶硅构成的异质半导体区58布置为与漂移区52形成异质结。在该第二变形例中，接连地在图的深度方向上形成源区53和异质半导体区58，将异质半导体区58连接到源极56。例如，在用JFET形成的有源区的外周端中形成电场缓冲区59。
因此，即使当将该半导体装置用作JFET的内部回流二极管时，如上所述，当作为施加预定值或者更大的漏电压的结果而将异质结二极管从导电状态变为截止状态时，也在异质半导体区58和漂移区52之间产生雪崩击穿。因此，可以在有源区的主区的宽范围内通过电流，从而可以获得高抗雪崩性。
如上所述，在构成晶体管的每一个部分中，当甚至至少在一个部分中设置作为本发明的特征的具有高抗雪崩性的异质结二极管时，可以大大提高在晶体管从导电状态变为截止状态而进行开关时的抗击穿性。因此，可以实现更高频率的开关频率，增大半导体装置可以安全使用的工作范围。
在包括变形例的第一和第二实施例中，作为例子对衬底材料是碳化硅的半导体装置给出了说明。然而，衬底材料可以包括其它半导体材料，例如硅、锗化硅、氮化镓和金刚石。在以上说明中，将碳化硅的多型是4H的情况作为例子。然而，还可以采用6H和3C等其它多型。在以上说明中，将晶体管或者所谓的垂直结构二极管作为例子，其中，将第二电极5(漏极28、48和57)和第一电极4(源极27、47和56)夹在漂移区2、22、42和52中间并将第二电极5和第一电极4布置为彼此相对，在两个电极之间通过的电流指向垂直方向。然而，半导体装置还可以是晶体管或者所谓的水平结构二极管，其中，将第二电极5(漏极28、48和57)和第一电极4(源极27、47和56)布置在同一个主表面上，沿水平方向通过电流。
在以上说明中，将第一异质半导体区3、23、49和58以及第二异质半导体区9和24使用多晶硅的情况作为例子。然而，可以使用其它硅材料，例如单晶硅和非晶硅；其它半导体材料，例如锗和锗硅；以及6H或者3C等其它多型的碳化硅，只要该材料与碳化硅形成异质结即可。在上述说明中，将N型碳化硅用作漂移区2、22、42和52、将P型多晶硅用作第一异质半导体区3、23、49和58的情况作为例子。然而，可以使用N型碳化硅和P型多晶硅之间的组合、P型碳化硅和P型多晶硅之间的组合以及P型碳化硅和N型多晶硅之间的组合等任意组合。
根据本发明，可以在与异质结区的整个结表面中的外周端而不是异质结二极管的外周端处产生雪崩击穿相同的定时或者更早地产生雪崩击穿。因此，可以增大抗雪崩性。
已经对应用了本发明的发明人所提出的发明的实施例进行了说明。然而，本发明不限于根据这些实施例形成本发明的公开的一部分的说明和附图。具体地，本领域技术人员基于这些实施例进行的全部其它实施例、示例、操作技术等自然地包含在本发明的范围内。在本说明书的结尾特别说明以上内容。
提交日期为2006年4月11日的日本专利申请特愿2006-108557和提交日期为2007年2月2日的日本专利申请特愿2007-024314的全部内容通过引用包含于此。
权利要求
1.一种半导体装置，包括异质结二极管，其由第一半导体区和第二半导体区构成，所述第二半导体区具有与所述第一半导体区的能带隙不同的能带隙并与所述第一半导体区形成异质结，其中，异质结区被形成为当对所述异质结二极管施加预定反向偏压时，至少在所述异质结二极管的外周端以外的异质结区中的击穿电压是所述半导体装置的击穿电压。
2.根据权利要求1所述的半导体装置，其特征在于，由雪崩击穿产生的电压来确定所述击穿电压。
3.根据权利要求1所述的半导体装置，其特征在于，在一部分或者整个所述第二半导体区中包括雪崩击穿区，所述雪崩击穿区中的杂质浓度等于或者小于预定值，其中，当对所述异质结二极管施加所述预定反向偏压时，在所述雪崩击穿区中产生雪崩击穿。
4.根据权利要求3所述的半导体装置，其特征在于，在所述第二半导体区中包括第三半导体区，所述第三半导体区具有与所述雪崩击穿区不同的杂质导电类型或者不同的杂质浓度。
5.根据权利要求4所述的半导体装置，其特征在于，所述第三半导体区是与形成所述第一半导体区的第一导电类型相反的第二导电类型，并且具有至少比所述雪崩击穿区高的杂质浓度。
6.根据权利要求4所述的半导体装置，其特征在于，包括第一电极，其与所述第一半导体区相接触；以及第二电极，其与所述第三半导体区相接触，其中，所述第一半导体区和所述第一电极、以及所述第三半导体区和所述第二电极分别欧姆接触。
7.根据权利要求4所述的半导体装置，其特征在于，所述第二半导体区的杂质浓度以预定梯度分布，具有高杂质浓度的部分用作所述第三半导体区，具有低杂质浓度的部分用作所述雪崩击穿。
8.根据权利要求7所述的半导体装置，其特征在于，所述第二半导体区的厚度等于或者厚于在所述第二半导体区中引入的杂质浓度的扩散长度。
9.根据权利要求1所述的半导体装置，其特征在于，所述第二半导体区被构成为堆叠有多个半导体层。
10.根据权利要求9所述的半导体装置，其特征在于，所述多个半导体层的至少一个中间层具有在边界处形成的晶体排列不连续的部分。
11.根据权利要求1所述的半导体装置，其特征在于，所述半导体装置包括电场缓冲区，所述电场缓冲区与所述第一半导体区相接触，当对所述异质结二极管施加所述预定反向偏压时，所述电场缓冲区缓冲对所述第一半导体区和所述第二半导体区之间的结界面上的预定部分施加的电场。
12.根据权利要求1所述的半导体装置，其特征在于，所述半导体装置包括肖特基金属区，其与所述第一半导体区形成肖特基结二极管，其中，所述肖特基金属区电连接到所述第二半导体区的至少一部分。
13.根据权利要求1所述的半导体装置，其特征在于，所述半导体装置包括阱区，其与所述第一半导体区形成PN结二极管，其中，所述阱区电连接到所述第二半导体区的至少一部分。
14.根据权利要求1所述的半导体装置，其特征在于，所述半导体装置包括栅极，所述栅极通过栅绝缘膜与形成所述异质结二极管的所述第一半导体区和所述第二半导体区之间的结部分的一部分相接触。
15.根据权利要求1所述的半导体装置，其特征在于，所述半导体装置包括第二导电类型基区，其与所述第一半导体区相接触；第一导电类型源区；以及栅极，其通过栅绝缘膜至少与所述第一半导体区和所述第二半导体区相接触，其中，所述源区电连接到所述第二半导体区的一部分。
16.根据权利要求1所述的半导体装置，其特征在于，由从碳化硅、氮化镓和金刚石构成的组中选择的至少一种构成所述第一半导体区。
17.根据权利要求1所述的半导体装置，其特征在于，由从单晶硅、非晶硅、多晶硅、锗和锗硅构成的组中选择的至少一种构成所述第二半导体区。
18.一种用于制造半导体装置的半导体装置制造方法，所述半导体装置包括异质结二极管，所述异质结二极管由第一半导体区和第二半导体区构成，所述第二半导体区具有与所述第一半导体区的能带隙不同的能带隙并与所述第一半导体区形成异质结，所述制造方法包括第一步骤，在所述第一半导体区上形成所述第二半导体区；以及第二步骤，将杂质引入所述第二半导体区，其中，在所述第二步骤，引入所述杂质使得所述第二半导体区中的杂质浓度以预定梯度分布。
19.一种用于制造半导体装置的半导体装置制造方法，所述半导体装置包括异质结二极管，所述异质结二极管由第一半导体区和第二半导体区构成，所述第二半导体区具有与所述第一半导体区的能带隙不同的能带隙并与所述第一半导体区形成异质结，所述制造方法包括第一步骤，在所述第一半导体区上形成所述第二半导体区；第二步骤，将杂质引入所述第二半导体区；以及第三步骤，通过热处理使在所述第二步骤中引入所述第二半导体区中的杂质扩散，其中，在所述第三步骤，设置所述热处理的热处理温度和热处理时间，使得所述第二半导体区中的杂质浓度以预定梯度分布。
20.根据权利要求19所述的半导体装置制造方法，其特征在于，所述制造方法包括将第一电极欧姆连接到所述第一半导体区的第四步骤，其中，所述第四步骤包括热处理步骤，所述热处理步骤包括所述第三步骤。
21.根据权利要求18所述的半导体装置制造方法，其特征在于，在所述第一步骤，堆叠多个多晶硅层，由多个半导体层形成所述第二半导体区。
全文摘要
本发明涉及一种半导体装置及其制造方法。将第二半导体区的杂质浓度设置为当对由第一半导体区和第二半导体区构成的异质结二极管施加预定反向偏压时，至少在异质结二极管的外周端以外的异质结区中的击穿电压是半导体装置的击穿电压。
文档编号H01L21/28GK101055894SQ20071009057
公开日2007年10月17日 申请日期2007年4月11日 优先权日2006年4月11日
发明者林哲也, 星正胜, 下井田良雄, 田中秀明, 山上滋春 申请人:日产自动车株式会社