半导体装置及其制造方法

专利名称：半导体装置及其制造方法
技术领域：
本发明涉及一种半导体装置及其制造方法，特别涉及具有通路孔的半导 体装置及其制造方法。
背景技术：
目前，对于半导体衬底及在半导体衬底表面成膜的绝缘膜，设置开设至下层导电体(在衬底上形成的配线层或扩散层)的开口部(下文称作通路孔),通过在该通路孔内形成作为配线的金属(铜或者铝或者钨)，使下层导电体 和与之相对应的上层导电体进行电连接。另外，该通路孔有时也被称为通孔或者是接触孔。参照


具有这样的通路孔的现有半导体装置的制造方法之一例。图14~图16分别是依次表示制造工序的概略的剖面图。如图14所示，准备由硅等构成的半导体衬底100。在半导体衬底100 的表面设置作为下层导电体的焊盘电极101，而且从半导体衬底100的表面 向背面贯通，通过蚀刻形成使焊盘电极101露出的通路孔102。另外，形成 覆盖半导体衬底100的表面的第一绝缘膜(例如氧化硅膜)103和覆盖在焊 盘电极10的至少一部分上的钝化膜(例如氮化硅膜)104。在半导体衬底 100的表面上经由由环氧树脂等构成的粘接层105粘贴有作为支承体的玻璃 衬底106。然后，在包括通路孔102内部的半导体村底100的背面，例如用CVD 法形成第二绝缘膜107(例如氧化硅膜及氮化硅膜)，其次，蚀刻除去通路孔 102底部的第二绝缘膜107,使焊盘电极101局部露出。然后，如图15所示，在通路孔102内形成阻挡层108。该阻挡层108 优选为低电阻，例如由钛(Ti)层或氮化钛(TiN)层构成。在此，作为阻挡层108的形成方法之一，有CVD法(化学气相沉积法)， 但由于CVD法中在膜中混入杂质的可能性非常高，所以导电性能降低等膜 质降低的风险大。另外，还存在不仅设备自身及原料的运行成本非常高，而 且有工艺不稳定这样的问题。因此，从与CVD法相比，工艺简便而稳定、运行成本低廉、膜质低劣 的风险小这些观点来看，阻挡层108的形成优选用溅射法来进行。但是，由于溅射法会出现通路孔102的侧面以及底部(特别是角部)的 膜覆盖不足的情况，所以为了弥补这一点，如图15所示，就要充分地进行 賊射法的成膜。因此，难免使村底背面以及通路孔102底部的膜厚变厚。或者，在通过溅射法一旦形成了阻挡层108之后进行反向溅射(蚀刻)， 如图16所示，通过使沉积在通路孔102底部的阻挡层108向周围飞散，使 通路孔102底部以及侧面的阻挡层108的可覆盖性提高(例如参照专利文献 1 )。上述的技术例如记载在下述专利文献中。 专利文献1:(曰本)特开平6-302543号公报 专利文献2:(日本)特开2002-118109号公报 专利文献3:(日本)特表2001-524753号公报但是，当进行溅射超出必要的程度时，即使阻挡层的可覆盖性提高，如 图15所示，也存在使通路孔底部的阻挡层的膜厚变得过厚，出现在通路孔 内所形成的电极的电阻(下文称做通路电阻)上升这一问题。另外，在通过在溅射之后进行反向溅射而形成阻挡层时，通路孔底部的 阻挡层的膜厚就成为从用賊射法暂时形成的膜厚中减去被反向溅射(蚀刻) 所削减的膜厚之后的膜厚X (参照图16)。该方法存在的问题是，难以精度 准确地控制通路孔底部的最终阻挡层的膜厚X、难以适当地控制通路电阻。发明内容因此，本发明的目的在于，提供一种能够同时实现防止通路孔内的阻挡 层的覆盖不足和控制通路电阻这两种功能的半导体装置及其制造方法。本发明主要的特征如下。即，本发明提供一种半导体装置的制造方法， 其特征在于，具有准备其表面具有下层导电体的半导体衬底，从所述半导 体衬底的背面向表面方向除去所述半导体衬底，形成使所述下层半导体衬底 露出的通路孔的工序；用賊射法或者PVD法在所述通路孔内形成第一阻挡 层的工序；进行反向溅射，通过除去沉积在所述通路孔底部的所述第一阻挡 层，使所述下层导电体的表面露出的工序；在所述通路孔底部露出的所述下 层导电体上形成第二阻挡层的工序；在所述通路孔内的所述第二阻挡层上形成贯通电极，在所述半导体衬底的背面形成经由所述贯通电极与所述下层导 电体电连接的上层导电体的工序。另外，本发明的半导体装置的制造方法，为具有形成通路孔的工序的半导体装置的制造方法，其特征在于，具有通过溅射法或者PVD法在所述 通路孔内形成第一阻挡层的工序；进行反向溅射，除去沉积在所述通路孔底 部的所述第一阻挡层的工序；在所述通路孔的底部形成第二阻挡层的工序； 在所述通路孔内形成贯通电极的工序。另外，本发明提供半导体装置的制造方法，其特征在于，形成所述第二 阻挡层的工序是通过溅射法或者PVD法来进行的。另外，本发明提供半导体装置的制造方法，其特征在于，具有在所述第 二阻挡层上形成用于电镀形成所述贯通电极的籽晶层的工序。另外，本发明提供半导体装置的制造方法，其特征在于，形成所述籽晶 层的工序具有，在所述第二阻挡层上形成籽晶层的工序、和其后对所述第二 阻挡层上的籽晶层进行反向溅射的工序。另外，本发明提供半导体装置的制造方法，其特征在于，如下进行形成 所述第二阻挡层的工序，使作为包含所述第一和第二阻挡层的阻挡层整体在 所述通路孔底部的膜厚与所述通路孔内侧壁的膜厚比相同或变薄。另外，本发明提供半导体装置的制造方法，其特征在于，具有将半导PVD法在所述通路孔的底部形成第一阻挡层的工序；进行反向溅射，除去沉 积在所述通路孔底部的第一阻挡层，使所述半导体衬底露出在所述通路孔底 部的工序；在露出在所述通路孔底部的所述半导体衬底上形成第二阻挡层的 工序；在所述通路孔内形成与所述第二阻挡层电连接的电极的工序。另外，本发明提供半导体装置，其特征在于，具有通过半导体衬底设 置的下层导电体以及上层导电体，和用于将所述下层导电体以及所述上层导 电体电连接的通路孔；在所述通路孔内形成的阻挡层；在所述通路孔内的所 述阻挡层上形成的贯通电极，其中，所述阻挡层由在所述通路孔内通过溅射 工序或者PVD工序及反向溅射工序在所述通路孔的侧壁形成的第一阻挡层 和、用与所述第一阻挡层不同的工序形成且在所述通路孔的底部形成的第二 阻挡层构成。
另外，本发明的半导体装置，为一种具有通路孔的半导体装置，其特征 在于，具有在所述通路孔内形成的阻挡层、和在所述通路孔内的所述阻挡层上形成的贯通电极，其中，所述阻挡层由在所述通路孔内通过溅射工序或者PVD工序及反向溅射工序在所述通路孔的侧壁形成的第一阻挡层、和用与所述第一阻挡层不同的工序形成且在所述通路孔的底部形成的第二阻挡 层构成。另外，本发明提供半导体装置，其特征在于，在所述第二阻挡层上形成有軒晶层。另外，本发明提供半导体装置，其特征在于，作为包含所述第一和第二 阻挡层的阻挡层整体在所述通路孔底部的膜厚与所述通路孔内侧壁的膜厚 比相同或变薄。在本发明的半导体装置及其制造方法中，通过反向溅射将通路孔底部的 阻挡层局部暂时除去，然后，通过一次成膜而形成通路孔底部的阻挡层，因 此，能够容易地控制通路孔底部的阻挡层的膜厚及通路电阻。而且，能够同 时实现通路孔内的阻挡层被覆不足的防止和阻挡层的低电阻化。

图1是说明本发明第一实施方式的半导体装置及其制造方法的剖面图； 图2是说明本发明第一实施方式的半导体装置及其制造方法的剖面图； 图3是说明本发明第 一 实施方式的半导体装置及其制造方法的剖面图； 图4是说明本发明第 一 实施方式的半导体装置及其制造方法的剖面图； 图5是说明本发明第一实施方式的半导体装置及其制造方法的剖面图； 图6是说明本发明第一实施方式的半导体装置及其制造方法的剖面图； 图7是说明本发明第一实施方式的半导体装置及其制造方法的剖面图； 图8是说明本发明第一实施方式的半导体装置及其制造方法的剖面图； 图9是说明本发明第一实施方式的半导体装置及其制造方法的剖面图； 图IO是说明本发明第一实施方式的半导体装置及其制造方法的剖面图； 图ll是说明本发明第一实施方式的半导体装置及其制造方法的剖面图； 图12是说明本发明第一实施方式的半导体装置及其制造方法的剖面图； 图13是说明本发明第 一 实施方式的半导体装置及其制造方法的剖面图； 图14是说明现有半导体装置及其制造方法的剖面图； 图15是说明现有半导体装置的制造方法的剖面图； 图16是说明现有的半导体装置的制造方法的剖面图； 图17是说明本发明第二实施方式的半导体装置及其制造方法的剖面图； 图18是说明本发明第二实施方式的半导体装置及其制造方法的剖面图； 图19A-D是说明本发明第二实施方式的半导体装置及其制造方法的平 面图；图20是说明本发明第二实施方式的半导体装置及其制造方法的剖面图。附图标记说明1、半导体衬底 2、第一绝缘膜 3、焊盘电极4、钝化膜5、粘接层 6、支承体 7、抗蚀剂层8、通路孔9、第二绝缘膜 10、阻挡层 11、第一阻挡层 12、第二阻挡层15、籽晶层16、贯通电极17、配线层18、抗蚀剂层19、保护层20、导电端子30、绝缘膜41、半导体衬底42、外延层43、P型扩散层44、沟槽45、栅极绝缘膜46、栅极电极47、源极层48、体层49、源4及电极50、漏极端子51、栅极端子52、绝缘膜53、抗蚀剂层54a、54b、开口部55a、 55b、55c、 55d、 55e、55f、 55g:通路孔56、漏极电极60、MOS晶体管100、半导体衬底101、焊盘电极102、通路孔103、第一绝缘膜 104、钝化膜105、粘接层106、玻璃衬底 107、第二绝缘膜108、阻挡层具体实施方式
下面，参照

本发明的第一实施方式。图1~图ll分别是按照各 制造工序的顺序表示的剖面图。首先，如图l所示，准备在其表面形成有未图示的电子器件(例如CCD1 。半导体衬底i例如其直径为8英寸(200mm )，厚度为300 n m ~ 700 m m 左右，而且，在半导体衬底l的表面形成例如2pm膜厚的第一绝缘膜2(例 如是用热氧化法及CVD法形成的氧化硅膜及BPSG膜)。然后，通过溅射法或电4度法、或其它的成力莫方法形成铝(Al)或铝合金
或铜(CU)等金属层，其后，以未图示的抗蚀剂层为掩模，对该金属层进行蚀刻而构图。由此，在第一绝缘膜2上例如以1)am的膜厚形成焊盘电极3 作为下层导电体之一例。焊盘电极3通过未图示的配线与半导体衬底1上的 电子器件或其周围元件电连接。然后，在半导体衬底1的表面例如用CVD法形成覆盖在焊盘电极3的 局部上的钝化膜4 (例如氮化硅膜)。接着，在包含焊盘电极3的半导体衬底 1的表面，通过环氧树脂、抗蚀剂、丙烯酸等粘接层5粘贴支承体6。而支 承体6既可以是膜状的保护带，也可以是玻璃或石英、陶瓷、塑料、金属等 刚性的衬底，还可以由树脂构成。另外，支承体6优选刚性的衬底，这是因 为其可以牢固地支承薄型化的半导体衬底l,在不需人工搬运的自动化方面是优选的。支承体6在支承半导体衬底1的同时还具有保护其元件表面的功能。然后，用背面磨削装置(研磨机)对半导体衬底1的背面进行背面研磨， 将半导体衬底l的厚度磨削至规定的厚度(例如100nm左右)。该磨削工序 既可以是蚀刻处理，也可以是研磨和蚀刻处理的并用的处理。另外，根据最 终成品的用途、规格、所准备的半导体衬底1的最初厚度，有时也不必进行 该磨削工序。然后，如图2所示，在半导体衬底1的背面上选择性地形成抗蚀剂层7。 抗蚀剂层7在半导体衬底1的背面与焊盘电极3相对应的位置具有开口部。 接着，以该抗蚀剂层7为掩模对半导体衬底1进行蚀刻。通过该蚀刻，形成 通路孔8，其将与焊盘电极3相对应的位置的半导体衬底1从该背面贯通至 表面。在通路孔8的底部，露出第一绝缘层2。进而以抗蚀剂层7为掩模进行蚀刻，除去该露出的第一绝缘膜2。该第 一绝缘膜2的蚀刻工序也可以不在该阶段进行，而是与其他的蚀刻工序同时 进行。另外，通^4L8的开口直径例如是30 50Mm左右。另外，在本实施 方式中，通路孔8的形状是直边形状，但也可以是随着从半导体衬底1的背 面接近表面侧，其开口直径逐渐变窄的锥形状。其次，在除掉抗蚀剂层7之后，如图3所示，在包括通路孔8在内的半 导体衬底1的整个背面形成第二绝缘膜9 (例如用CVD法形成的氧化硅膜 或氮化硅膜)。接着，如图4所示，以未图示的抗蚀剂层为掩模蚀刻除去通路孔8底部
的第二绝缘膜9。通过进行该蚀刻，使焊盘电极3局部露出。另外，利用第
二绝缘层9在半导体衬底1的背面最厚，随着朝向通路孔8内的侧壁、底部 而变薄形成的倾向，也可以不用掩才莫而进行该蚀刻。通过无掩模地进行该蚀 刻，能够实现制造工艺的合理化。
接下来，如图5所示，在通路孔8内以及半导体村底1的背面形成阻挡 层10。此处，阻挡层10的形成虽然可以用CVD法来进行，但从减小导电 性降低及膜质降低的可能性这一观点来看，优选使用溅射法或PVD法(物 理汽相沉积法)。在利用溅射法的情况下，为便于称呼，将该溅射称作第一 溅射。
在此，阻挡层IO例如由钛(Ti)层、氮化钛层(TiN)、钽(Ta)、氮化 钽层(TaN )、钛鴒层(TiW )、氮化鴒层(WN )、锆层(Zr )、氮化锆层(ZrN ) 等构成。阻挡层具有防止随后在通路孔8内形成的贯通电极16的金属材料 扩散、防止该金属材料和下层导电体(在本实施方式为焊盘3电极)的相互 反应、提高半导体衬底1和下述的贯通电极16的粘合性的作用。再者，如 果具有这些作用，则其材质不受特别限制。
另外，沉积在通路孔8底部的阻挡层10的材料量比沉积在半导体衬底1 的背面的量少。虽然阻挡层的厚度随着制造装置、工艺、或者通路孔8的长 宽比等条件而不同，但在半导体衬底1的背面上形成的阻挡层10的厚度如 果例如为100nm左右时，在通路孔底部形成的阻挡层10的厚度就是10 ~ 20nm左右。
其次，如图6所示，对阻挡层IO进行例如使用氩(Ar)等离子体的反 向賊射(蚀刻)，使构成通路孔8底部的阻挡层IO的材料向其周围飞散，其 结果是，局部除去沉积在通路孔8底部的阻挡层10。该反向溅射(蚀刻)一 直进行到使焊盘电极3的表面至少局部在通路孔的底部露出。另外，为不使 由于过剩的反向賊射令半导体衬底1上形成的器件元件产生缺陷，要注意反 向賊射条件(时间或装置电力等)。
通过该反向溅射，对于即使难以在第一溅射中沉积的部分，即包括通路 孔8底部的角部Y的侧壁，阻挡层10的材料也能够充分地沉积。为了便于 说明，将反向溅射后的阻挡层叫作第一阻挡层11。
在进行反向溅射后，在半导体衬底1的背面上形成的第一阻挡层11的 厚度例如为60 70nm左右，在通路孔8内的侧壁形成的第一阻挡层11的厚
度例如为10 20nm左右。另外，同图表示在通路孔8的底部，除去角部Y
之外没有形成第一阻挡层11的状态。
其次，如图7所示，在通路孔8内以及半导体衬底1的背面形成由与第 一阻挡层11相同或者不同的材料构成的第二阻挡层12。第二阻挡层12只要 具有与所述的阻挡层IO相同的作用，则其材质不受特殊限制，也可以是这 些层的单层或者积层。积层构造由已经说明的材质等组合而成，例如是钛层 /氮化钛层。
第二阻挡层12至少在通路孔8底部覆盖焊盘电极3。在此，第二阻挡层 12的形成虽然也可以使用CVD法来进行，但从能够在与第一阻挡层11相 同的成膜室(容器)内连续地形成、降低导电性下降以及膜质下降的风险这 一观点来看，优选用溅射法及PVD法来进行。当用溅射法来进行时，为了 便于说明，将该溅射叫做第二溅射。
在进行第二賊射后，在半导体衬底1的背面上形成的第二阻挡层12的 厚度例如是10nm左右，通路孔8底部的第二阻挡层12的厚度是1 ~ 2nm左 右。这样，作为包括第一及第二阻挡层11、 12的阻挡层整体，与其在通路 孔8侧壁的膜厚(例如10~20nm)相比，能够更容易地减薄其在通^4L 8 底部的膜厚。另外，第二阻挡层12膜厚由于是任意的，所以作为阻挡层整 体，当然能够使通路孔8底部的膜厚与侧壁的膜厚同等。
另外，由于用上述反向溅射使焊盘电极3的表面局部露出，因此，能够 通过只调节沉积在通路孔8底部的第二阻挡层12的膜厚来控制通路电阻。 另夕卜，由于通过上述反向溅射包括通路孔8底部的角部Y的侧壁已经由第一 阻挡层覆盖，因此，可无间隙地用阻挡层的构成材料覆盖包括第二阻挡层12 在内的整个通路孔8内。
然后，如图8所示，在第一阻挡层11、第二阻挡层12上形成籽晶层15。 籽晶层15是成为用于镀敷形成后述的贯通电极16及配线层17的下层电极 的导电层，例如由铜(Cu)、钌(Ru)、钯(Pd)等金属构成。籽晶层15是 通过溅射法、PVD法、CVD法、其他的成膜方法所形成的。另外，籽晶层 15的膜厚例如是100nm左右。
也可以在一旦形成了籽晶层15之后只对籽晶层15进行反向溅射。由此， 就能够特别防止通路孔8底部的籽晶层15的覆盖不足。需要说明的是，在 进行该籽晶层15的反向溅射时，控制反向溅射条件以使第二阻挡层12不露
出，且籽晶层15保留在整个通路孔8内。然后，如图9所示，在包括通路孔8内部的籽晶层15上通过例如以籽 晶层15作镀敷电极的电解镀敷法，形成由铜(Cu)构成的贯通电极16以及 与此连续地连接的配线层17。这里所说的贯通电极16是指在通路孔8内所 形成的导电层。在本实施方式中，配线层17是上层导电体，后述的导电端 子20也是上层导电体。贯通电极16及配线层17经由第一、第二阻挡层ll、 12以及籽晶层15在通路孔8的底部与焊盘电极3电连接。另外，贯通电极16也可以不必完全充填在通路孔8内，也可以如图13 所示那样不完全充填。根据这样的结构，不仅节约形成贯通电极16及配线 层17所需的导电材料，而且与完全充填的情况相比能够在短时间内形成贯 通电极16、配线层17,因此，具有使生产效率提高的优点。其次，如图IO所示，在半导体衬底1背面的配线层17上选择性地形成 用于形成配线图形的抗蚀剂层18。然后，以抗蚀剂层为掩模蚀刻除去不需要 部分的配线层17以及籽晶层15。通过进行该蚀刻，将配线层17构图为规定 的配线图形。接着，以配线层17为掩模，有选择地蚀刻除去在半导体衬底1 的背面形成的第一以及第二阻挡层11、 12。第一及第二阻挡层ll、 12，籽晶层15、贯通电极16、配线电极17的形 成不限于上述工序。例如，也可以在半导体衬底1的背面上的不形成配线层 17的区域形成抗蚀剂层等，然后在未被该抗蚀剂层覆盖的区域形成配线层 17等，由此进行其构图。在这种工序中不需要抗蚀剂层18。然后，如图11所示，在半导体衬底1的背面上形成例如由阻焊剂这样 的有机材料或氮化硅膜等无机材料构成的保护层19。在保护层19中使导线 端子形成区域开口且在该开口露出的配线层17上形成由镍(Ni)及金(Au) 构成的电极连接层(未图示)。然后，通过在该电极连接层上网印焊锡，用 热处理使该焊锡回流，由此形成球状的导线端子20。导线端子20的形成方法也可以通过使用分配器涂覆由焊锡构成的球状 端子等即所谓的分配法(涂覆法)，或电解镀敷等形成。另外，作为其它实 施方式，有时也不形成导电端子20。在该情况下，电极连接层或者配线层 17成为从保护层9的开口露出的状态，而且，该电极连接层或者配线层17 与其它装置的电极相连接。另外，支承体6可以一直粘贴在半导体衬底1上，也可以从半导体衬底
1上剥离下来再利用。
通过上述工序，完成了芯片尺寸封装型的半导体装置，其从形成于半导 体衬底1表面上的下层导电体(焊盘电极3)直至设置在其背面的上层导电
体(配线层17、导电端子20)的配线经由通路孔8而形成。在将该半导体 装置组装到电子仪器上时，通过将导电端子20安装在电路板上的配线图形 上，与外部电路电连接。
这样，依照本实施方式，由于通路孔8内的阻挡层或者阻挡层和籽晶层 这二者覆盖良好，所以能够提高半导体装置的可靠性。另外，由于通过一次 成膜来同时调节最终的阻挡层通路孔底部的膜厚，所以与现有的技术相比能 够更容易控制通路电阻，能够使通路电阻减小。另外，依照本实施方式，即 使不使用CVD法也能够形成覆盖性良好的阻挡层，因此，能够控制制造成 本。
另外，在以上的实施方式中，对具有球状的导电端子20的BGA( Ball Grid Array:球栅阵列)型的半导体装置进行了说明，但本发明也能够适用于不 具有球状的导电端子的LGA ( Land Grid Array:面栅阵列)型及其它的CSP 型、倒装片型的半导体装置。
下面，参照

本发明的第二实施方式。在第二实施方式中，对相
对于半导体衬底的面主要沿垂直方向通过电流的纵型晶体管应用本发明。.
如图17所示，例如在由N+型硅构成的半导体衬底41上形成N-型外 延层42,在该外延层42的上层形成有P型扩散层43 (沟道区域)。外延层 42的厚度例如是10 ju m,半导体衬底41的厚度包括外延层42的厚度例如是 200 jam, P型扩散层43的厚度例如是1 ~ 1.5 )am。
形成从P型扩散层43的上层到达外延层42的设定深度位置的沟槽44。 沟槽44的深度例如是2jum，其开口直径例如是0.4jLim，而且，沿着沟槽 44的内侧形成4册极绝缘膜45,在沟槽44内，经由斥册极绝缘膜45例如形成 有由 多晶 硅膜构成的栅极电极46 。
另外，在外延层42的上层，与沟槽44以及栅极绝缘膜45相邻形成有 N +型源极层47,以架设在相邻的源极层47上的方式形成有P +型体层48。 在P型扩散层43上形成有例如由铝合金等构成的源极电极49,使其覆盖源 极层47的至少一部分。
另夕卜，在外延层42上形成有由铝合金等构成的漏极端子50以及栅极端子51,漏极端子50是用于从后述的漏极电极56导出漏极电流的端子，栅极 端子51是经由未图示的配线与栅极电极46相连接的端子。在栅极电极46、 P型扩散层43、或外延层42上的规定区域形成有氧化硅膜等绝缘膜52。然后，在半导体衬底41的背面上选择性地形成抗蚀剂层53。抗蚀剂层 53如下形成，在与漏极端子50、各栅极电极46以及源极层47相对应的位 置具有开口部54a、 54b。在本实施方式中，开口部54a的开口直径例如是 60lim左右，开口部54b的开口直径例如是20Mm左右，开口部54a设置 为比开口部54b的开口直径宽。然后，以抗蚀剂层53为掩模，从半导体衬底41的背面向表面方向进行 蚀刻，形成如图18所示的通路孔55a、 55b。通路孔55a、 55b没有贯通半导 体衬底41,而是在半导体衬底41的厚度方向的中途具有底部。另外，从半 导体衬底41的背面侧所看到的通路孔55a、 55b的形状，既可以是如图19A 所示的圓形，也可以是如图19B所示的四边形的通路孔55c、 55d,还可以 是如图19C所示的狭缝状的通路孔55e, 55f,还可以是如图19D所示在通 路孔55e、 55纟上再交叉设置狭缝状.的通路孔55§的形状，其形状没有限制。 另外，图19是只是描绘上述通路孔和半导体衬底41的关系的概略平面图。 另外，在图19A、 19B中，虽然通路孔55a、 55b、 55c、 55d被描绘成同一直 线状，但当然也可以错开各通路孔的配置位置，或将多数通路孔配置为矩阵 状。当以具有上述不同的开口部54a、 54b的抗蚀剂层53为掩模来进行蚀刻 时，形成如图18所示的深度不同的通路孔55a、 55b。在本实施方式中，在 与漏极端子50相对应的位置形成通路孔55a，在与源极电极49及栅极电极 46相对应的位置形成比通路孔55a浅的通路孔55b。这是基于蚀刻时的微负 载效应(micro loading effect )。即，这是由于如果开口直径变大，就容易吸 入蚀刻气体，而蚀刻时产生的残留物容易被释放出来，提高了蚀刻的进行速 度。因此，优选通过一次蚀刻同时形成通路孔55a、 55b。再者，在^f册极端子 51的下方由于不能形成漏极电流的电流通路，所以也可以在栅极端子51的 下方不形成通路孔。然后，利用与第一实施方式相同的工序，在通路孔55a、 55b内以及半 导体衬底41的背面上形成第一阻挡层11、第二阻挡层12、籽晶层15。然后， 利用与形成第一实施方式的贯通电极16以及配线层17相同的工序，在通路
孔55a、 55b内以及半导体村底41的背面上形成漏极电极56。漏极电极56 既可以完全充填在通路孔55a、 55b内，也可以不完全地充填在通3各孔55a、 55b内。
这样，就形成了第二实施方式的纵型MOS晶体管60。 MOS晶体管60 由于源极电极49、漏极端子50、 4册极端子51在同一面上形成，所以可以进 行倒装安装。
在MSO晶体管60中，当对源极电极49、漏极端子50、栅极端子51分 别施加规定电压时，在P型扩散层43上就形成沿栅极电极46的沟槽，且从 漏极端子50经由漏极电极56、半导体衬底41、外延层42、 P型扩散层43 向源才及层47 、源才及电才及49流过电流。
另外，在漏极端子50的下部未形成P型扩散层43，但通过形成通路孔 55a,漏极电极56延伸至漏极端子50的附近。因此，漏极电极56即使不接 触漏极端子50，其间的电阻值也会减小，漏极电极56和漏极端子50被电 连接。由此，漏极电流变得易于从漏极电极56导向漏极端子50。
如上述所作说明，在第二实施方式中，形成有未贯通衬底的通路孔55a、 55b。依照本发明，即使对于未贯通衬底的通路孔55a、 55b内，也能得到与 第一实施方式相同的效果，因此，能够同时实现防止通路孔55a、 55b内的 阻挡层覆盖不足和控制通路电阻这两个目的。
再者，在第二实施方式的MOS晶体管60 (图18)的通路孔55a没有贯 通半导体衬底41而只到达外延层42的中途，但是如图20所示也可以贯通 外延层42直到与漏极端子50相接而形成。在这样的结构中，从漏极电极56 到漏极端子50能够更良好地导出漏极电流。另外，虽然未图示，但是在通 路孔55a， 55b的侧壁有时也形成与在第一实施方式中所述的第二绝缘膜9 相同的绝缘膜。这样，在贯通衬底的通路孔和未贯通的通路孔的任意场合都 能够适用本发明。
不用说，本发明并不限于上述实施方式，在不脱离其要旨的范围内能够 进行变更。
例如，在上述第一实施方式中，在半导体衬底1的表面一侧(元件面一 侧)粘贴了支承体，但是可以如图12所示通过在另一面(非元件面)粘贴 支承体6制造所希望的半导体装置。该半导体装置在半导体衬底1的表面侧 (元件面侧)形成有焊盘电极3、配线层17、导电端子20等。在将该半导
体装置安装到电子设备内时，通过在电路板上的配线图形上安装导电端子
20,以此与外部电路电连接。另外，在剥离除去支承体6之后，使半导体衬 底1的背面上与贯通电极16相对应位置的绝缘膜30 (例如用CVD法形成 的氧化硅膜)上开设开口，在该开口中连接其他半导体装置的导电端子，也 可以实现半导体裴置的层积。该情况下图12中所示的导电端子20和其他半 导体装置的导电端子成为分别对应的导电体，能够经由通路孔进行两导电体 的电连接。
另外，在图12中，对于和已经说明的结构相同的结构标注相同的符号， 省略其说明。这样，支承体粘贴在半导体衬底的任何一面都无关紧要。
另外，在上述第一实施方式中，作为下层导电体设置了焊盘电极3，但 也可以用杂质离子的扩散层作为下层导电体。具体而言，例如通过离子注入 在半导体衬底表面形成扩散层，在半导体村底表面上成膜的绝缘膜上设置到
达该扩散层的通路孔，本发明也能够适用于该通路孔内的阻挡层及籽晶层的 形成。另外，在第二实施方式中，说明了具备沟槽的晶体管，但是，本发明 当然也能够适用于其它结构的晶体管。本发明能够适用于在不具备沟槽而在 半导体衬底的表面上具备栅极电极的晶体管、或绝缘栅双极型晶体管 (Insulated Gate Bipolar Transistor: IGBT)等的在半导体衬底的面上沿着垂 直方.向流通电流的晶体管。所谓IGBT是，基本元件是将双极型晶体管和 MOS晶体管复合成的基本元件，兼备双极型晶体管的低接通电压特性和 MOS晶体管的电压驱动特性的晶体管。本发明是涉及具有通路孔的半导体 装置，并能够广泛适用。
权利要求
1、一种半导体装置的制造方法，其特征在于，具有准备其表面上具有下层导电体的半导体衬底，从所述半导体衬底的背面向表面方向除去所述半导体衬底，形成使所述下层导电体露出的通路孔的工序；用溅射法或者PVD法在所述通路孔内形成第一阻挡层的工序；进行反向溅射，通过部分除去沉积在所述通路孔底部的所述第一阻挡层，使所述下层导电体的表面露出的工序；在所述通路孔底部露出的所述下层导电体上形成第二阻挡层的工序；在所述通路孔内的所述第二阻挡层上形成贯通电极，在所述半导体衬底的背面上形成经由所述贯通电极与所述下层导电体电连接的上层导电体的工序。
2、 一种具有形成通路孔的工序的半导体装置的制造方法，其特征在于，具有通过溅射法或者PVD法在所述通路孔内形成第一阻挡层的工序； 进行反'向賊射，部分除去沉积在所述通路孔底部的所述第一阻挡层的工序；在所述通路孔的底部形成第二阻挡层的工序； 在所述通路孔内形成贯通电极的工序。
3、 如权利要求1或2所述的半导体装置的制造方法，其特征在于，形 成所述第二阻挡层的工序是通过溅射法或者PVD法来进行的。
4、 如权利要求1或2所述的半导体装置的制造方法，其特征在于，具 有在所述第二阻挡层上形成用于电镀形成所述贯通电极的籽晶层的工序。
5、 如权利要求4所述的半导体装置的制造方法，其特征在于，形成所 述籽晶层的工序具有，在所述第二阻挡层上形成籽晶层的工序、和其后对所 述第二阻挡层上的籽晶层进行反向溅射的工序。
6、 如权利要求1或2所述的半导体装置的制造方法，其特征在于，如 下进行形成所述第二阻挡层的工序，使作为包含所述第一和第二阻挡层的阻 挡层整体在所述通路孔底部的膜厚与所述通路孔侧壁的膜厚比为相同或变
7、 如权利要求1或2所述的半导体装置的制造方法，其特征在于，具有在所迷半导体衬底的表面上粘贴支承体的工序。
8、 如权利要求1或2所述的半导体装置的制造方法，其特征在于，所 述第二阻挡层含有与所述第 一 阻挡层不同的材料。
9、 如权利要求1或2所述的半导体装置的制造方法，其特征在于，所 述第二阻挡层为层积结构。
10、 一种半导体装置，其特征在于，具有经由半导体衬底设置的下层导电体以及上层导电体，和用于将所述下层 导电体以及所述上层导电体电连接的通路孔；在所述通路孔内形成的阻挡层；在所述通路孔内的所述阻挡层上形成的贯通电极，所述阻挡层具有在所述通路孔内通过贼射工序或者PVD工序及反向溅 射工序在所述通路孔的侧壁形成的第一阻挡层和、用与所述第一阻挡层不同 的工序形成且在所述通路孔的底部形成的第二阻挡层。
11、 一种具有通路孔的半导体装置，其特征在于，具有 在所述通路孔内形成的阻挡层、 和在所述通路孔内的所述阻挡层上形成的贯通电极， 所述阻挡层具有在所述通路孔内通过溅射工序或者PVD工序及反向賊射工序在所述通路孔的侧壁形成的第一阻挡层、和用与所述第一阻挡层不同 的工序形成且在所述通路孔的底部形成的第二阻挡层。
12、 如权利要求10或11所述的半导体装置，其特征在于，在所述第二 阻挡层上形成有籽晶层。
13、 如权利要求10或11所述的半导体装置，其特征在于，作为包含所 述第一和第二阻挡层的阻挡层整体在所述通路孔底部的膜厚与所述通路孔 侧壁的膜厚比为相同或变薄。
14、 如权利要求10或11所述的半导体装置，其特征在于，在所述半导 体衬底的任一主面上粘贴支承体。
15、 如权利要求10或11所述的半导体装置，其特征在于，所述第二阻 挡层含有与第 一阻挡层不同的材料。
16、 如权利要求10或11所述的半导体装置，其特征在于，所述第二阻 挡层是层积构造。
17、 一种半导体装置的制造方法，其特征在于，具有将半导体村底除去直至其厚度方向的中途而形成通路孔的工序；用溅射法或者PVD法在所述通路孔内形成第一阻挡层的工序； 进行反向溅射，部分除去沉积在所述通路孔底部的所述第一阻挡层，在 所述通路孔的底部露出所述半导体衬底的工序；在所述通路孔底部露出的所述半导体衬底上形成第二阻挡层的工序； 在所述通路孔内形成与所述第二阻挡层电连接的电极的工序。
全文摘要
本发明涉及一种具有通路孔的半导体装置及其制造方法，其目的在于，能够同时实现防止通路孔内的阻挡层覆盖不足和控制通路电阻这两种功能。准备其表面上具有焊盘电极(3)的半导体衬底(1)。然后从半导体衬底(1)的背面向表面方向进行蚀刻，形成使焊盘电极(3)露出的通路孔(8)。接着，用溅射法或者PVD法以及反向溅射法(蚀刻)在通路孔(8)内形成第一阻挡层(11)。通过进行该反向溅射，除去通路孔(8)底部的阻挡层，使焊盘电极(3)露出。然后，在通路孔内露出的焊盘电极(3)上形成第二阻挡层(12)。通过只调节第二阻挡层(12)的膜厚来控制通路电阻。
文档编号H01L21/28GK101154577SQ200710101040
公开日2008年4月2日 申请日期2007年4月23日 优先权日2006年4月21日
发明者及川贵弘 申请人:三洋电机株式会社;三洋半导体株式会社