专利名称：应力层结构的制作方法
技术领域：
本发明涉及一种应力层结构，尤其涉及一种能够释放过高的应力的应 力层结构。
背景技术：
随着半导体工艺进入深亚微米时代，对于提升N型金属氧化物半导体 晶体管及P型金属氧化物半导体晶体管的元件驱动电流也日趋重视。特别 是，对目前的65纳米(nm)以下工艺而言，有效提升N型金属氧化物半导体 晶体管及P型金属氧化物半导体晶体管的驱动电流，可大大地改善元件延 迟时间(time delay),以及提升元件运算速度。
近年来，业界提出各种利用内应力(intemal stress)来提升元件驱动电流 的方案，最常见的为在N型金属氧化物半导体晶体管及P型金属氧化物半 导体晶体管上形成应力层。当应力层的拉伸应力(tensile stress)增加时，N型 金属氧化物半导体晶体管的沟道区的驱动电流会增加；当应力层的压缩应 力(compressive stress)增加时，P型金属氧化物半导体晶体管的沟道区的驱动 电流会增加。
然而，在提升应力层的应力的同时，常会因为应力过大而导致应力层 破裂，且在应力层破裂的同时会产生颗粒。更严重的是，在提升应力层的 应力的同时，会在高应力区或是应力层的角落产生应力层剥离的现象。上 述由于应力层的应力增加所导致的各种缺陷，均会使得半导体元件的效能 降低，而造成产品的良率下降。
发明内容
有鉴于此，本发明的目的就是在提供一种应力层结构，能够有效地释 放过高的应力。
本发明的另一目的是提供一种应力层结构，可以避免应力层破裂、剥 离或产生颗粒等缺陷。本发明的又一目的是提供一种应力层结构，能够提升产品的良率。 本发明提出一种应力层结构，配置于基底上，基底包括元件区与非元 件区，元件区包括多个有源区与非有源区，应力层结构包括多个应力图案、 至少一条分隔线及至少一个伪应力图案。应力图案分别配置于各个有源区 的基底上。分隔线暴露出部分基底，且分隔相邻两个应力图案。伪应力图 案配置于分隔线中的基底上。
依照本发明的实施例所述，在上述的应力层结构中，应力图案的材料 包括氮化硅。
依照本发明的实施例所述，在上述的应力层结构中，伪应力图案的材 料包括氮化硅。
依照本发明的实施例所述，在上述的应力层结构中，伪应力图案所配 置的位置还包括位于非元件区中的基底上。
依照本发明的实施例所述，在上述的应力层结构中，非元件区中的基 底包括多晶硅导线，而伪应力图案所配置的位置还包括位于多晶硅导线上。
依照本发明的实施例所述，在上述的应力层结构中，非元件区中的基 底包括多晶硅导线，而伪应力图案所配置的位置还包括位于部分的多晶硅 导线上。
依照本发明的实施例所迷，在上述的应力层结构中，有源区包括金属 氣化物半导体晶体管区与非金属氧化物半导体晶体管区，而应力层结构还 包括伪开口 ，配置于非金属氧化物半导体晶体管区内的应力图案中。
依照本发明的实施例所述，在上述的应力层结构中，伪应力图案的总
面积占基底的总面积的1%至99%。
本发明提出另一种应力层结构，配置于基底上，基底包括元件区与非 元件区，元件区包括有源区与非有源区，有源区包括金属氧化物半导体晶 体管区与非金属氧化物半导体晶体管区，应力层结构包括多个应力层及多 个伪开口。应力层分别配置于元件区与非元件区的基底上。伪开口配置于 金属氧化物半导体晶体管区以外的应力层中。
依照本发明的另一实施例所述，在上述的应力层结构中，应力层的材 料包括氮化硅。
依照本发明的另一实施例所述，在上述的应力层结构中，伪开口所配 置的位置还包括位于非金属氧化物半导体晶体管区中。依照本发明的另一实施例所述，在上述的应力层结构中，伪开口所配 置的位置还包括位于各个应力层的角落中。
依照本发明的另一实施例所述，在上述的应力层结构中，非元件区中 的基底包括多晶硅导线，而各个伪开口所配置的位置还包括位于多晶硅导 线上。
依照本发明的另一实施例所述，在上述的应力层结构中，非元件区中 的基底包括多晶硅导线，而伪开口所配置的位置还包括位于部分的多晶硅 导线上。
依照本发明的另一实施例所述，在上述的应力层结构中，伪开口的总面积占基底的总面积的1 %至99% 。
本发明提出又一种应力层结构，配置于基底上，基底包括元件区与非 元件区，元件区包括多个有源区与非有源区，有源区包括N型有源区与P 型有源区，应力层结构包括多个应力图案、至少一条分隔线及多个伪应力 图案。应力图案包括至少一拉伸应力图案及至少一压缩应力图案。拉伸应 力图案配置于N型有源区的基底上。压缩应力图案配置于P型有源区的基 底上。分隔线暴露出部分基底，且分隔相邻两个应力图案。伪应力图案， 包括至少一伪拉伸应力图案及至少一伪压缩应力图案。伪拉伸应力图案配 置于分隔线中的基底上。伪压缩应力图案配置于分隔线中的基底上。
依照本发明的又一实施例所述，在上述的应力层结构中，应力图案的 材料包括氮化硅。
依照本发明的又一实施例所述，在上述的应力层结构中，伪应力图案 的材料包括氮化硅。
依照本发明的又一实施例所述，在上述的应力层结构中，伪应力图案 所配置的位置还包括位于非元件区中的基底上。
依照本发明的又一实施例所述，在上述的应力层结构中，非元件区中 的基底包括多晶硅导线，而伪应力图案所配置的位置还包括位于多晶硅导 线上。
依照本发明的又一实施例所述，在上述的应力层结构中，非元件区中 的基底包括多晶硅导线，而伪应力图案所配置的位置还包括位于部分的多 晶硅导线上。
依照本发明的又一实施例所述，在上述的应力层结构中，有源区包括金属氧化物半导体晶体管区与非金属氧化物半导体晶体管区，而应力层结 构还包括伪开口 ，配置于各个非金属氧化物半导体晶体管区内的应力图案中。
依照本发明的又一实施例所述，在上述的应力层结构中，伪应力图案
的总面积占基底的总面积的1%至99%。
图案，因此可以有效地释放应力层中过高的应力，而能避免应力层破裂、 剥离或是产生颗粒等缺陷。
另外，在本发明所提出的应力层结构中具有多个伪开口，通过这些伪 开口能够释放应力层中过高的应力，而能避免应力层产生缺陷，以提高产 品的良率。
此外，在应力层结构中的伪应力图案均匀分布在不需要应力的区域， 因此可以提高蚀刻的均匀度与应力的均匀度。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举 优选实施例，并配合附图，作详细"i兌明如下。
图1所绘示为本发明第一实施例的应力层结构的上视图； 图2所绘示为本发明第二实施例的应力层结构的上视图； 图3所绘示为本发明第三实施例的应力层结构的上视图。 主要元件符号说明
100、200、300基底
102、202、302应力层结构
104、204、304元件区
106、206、306非元件区
108、208、208有源区
108a、 208a:金属氧化物半导体晶体管区 108b、 208b:非金属氧化物半导体晶体管区 110、 310:应力图案 112、 312:分隔线 114、 314:伪应力图案116、118、 120、 214、
122:伪开口
210:应力层
212:伪开口
308a:N型有源区
308b:P型有源区
310a:拉伸应力图案
310b:压缩应力图案
314a:伪拉伸应力图案
314b:伪压缩应力图案
具体实施例方式
图1所绘示为本发明第一实施例的应力层结构的上视图，本实施例主 要在于应力层上调压应力区块的具体应用。
请参照图1，应力层结构102配置于基底100上，基底100包括元件区 104与非元件区106。非元件区106例如是浅沟渠隔离结构区。
元件区104包括多个有源区108与非有源区(未标示，为元件区104中 有源区108以外的区域)。有源区108中是依照所欲形成的有源元件来进行 设计，当所欲形成的有源元件为N型金属氧化物半导体晶体管时，则有源 区108为N型有源区；当所欲形成的有源元件为P型金属氧化物半导体晶 体管时，则有源区108为P型有源区。
应力层结构102包括多个应力图案110、至少一条分隔线112及至少一 个伪应力图案114。
应力图案110，分别配置于有源区108的基底100上。对应力图案110 的定义为应力图案110所配置的位置至少是在需要应力的有源区108上。 应力图案110的材料例如是氮化硅。应力图案110可为具有拉伸应力的应力 图案或是具有压缩应力的应力图案，端视有源区108的类型为N型有源区 或是P型有源区而定。
分隔线112暴露出部分基底100,且分隔相邻两个应力图案110,故在 分隔线112中不存在应力图案110。
伪应力图案114配置于分隔线112中的基底IOO上。对伪应力图案114的定义为伪应力图案114所配置的位置皆是在不需要应力的非有源区上。
伪应力图案114的材料例如是氮化硅。伪应力图案114可为具有拉伸应力的 伪应力图案或是具有压缩应力的伪应力图案，端视有源区108的类型为N 型有源区或是P型有源区而定。伪应力图案114例如是与应力图案110同 时形成。
此外，伪应力图案114所配置的位置还包括位于非元件区106中的基 底100上。举例来说，非元件区106中的基底100包括多晶硅导线116、 118、 120，而伪应力图案114所配置的位置还包括位于多晶硅导线U6上、与位 于部分的多晶硅导线118、 120上。上述伪应力图案114的总面积例如是占 基底100的总面积的1%至99%。
此外，有源区108可区分为金属氧化物半导体晶体管区108a与非金属 氧化物半导体晶体管区108b,而应力层结构102还可包括伪开口 122,配 置于非金属氧化物半导体晶体管区108b内的应力图案110中。
由上述第一实施例可知，应力层结构102中具有分隔线112及伪应力 图案114,因此可以有效地释放应力层中过高的应力或平衡应力缺少处，而 能避免应力层破裂、剥离而产生颗粒等缺陷。此外，配置于非金属氧化物 半导体晶体管区108b内的应力图案110中的伪开口 122,也有助于应力层 的应力释放。
图2所绘示为本发明第二实施例的应力层结构的上视图，本实施例主 要在于应力层上释压开口的具体应用。
请参照图2，应力层结构202配置于基底200上，基底200包括元件区 204与非元件区206。非元件区206例如是浅沟渠隔离结构区。
元件区204包^fe多个有源区208与非有源区(未标示，为元件区204中 有源区208以外的区域)。有源区208中是依照所欲形成的有源元件来进行 设计，当所欲形成的有源元件为N型金属氧化物半导体晶体管时，则有源 区208为N型有源区；当所欲形成的有源元件为P型金属氧化物半导体晶 体管时，则有源区208为P型有源区。有源区208包括金属氧化物半导体 晶体管区208a与非金属氧化物半导体晶体管区208b。
应力层结构202包括多个应力层210及多个伪开口 212。
应力层210分别配置于元件区204与非元件区206的基底200上。应 力层210的材料例如是氮化硅。应力层210可为具有拉伸应力的应力图案或是具有压缩应力的应力图案，端视有源区208的类型为N型有源区或是
p型有源区而定。
伪开口 212配置于金属氧化物半导体晶体管区208a以外的应力层210 中。举例来说，伪开口 212所配置的位置还包括位于非金属氧化物半导体 晶体管区208b中。伪开口 212所配置的位置还包括位于各应力层210的角落中。
此外，伪开口 212所配置的位置还包括位于非元件区206中的基底200 上。举例来说，非元件区206中的基底200包括多晶硅导线214、 216、 218, 而伪开口 212所配置的位置还包括位于多晶硅导线214上、与位于部分的 多晶硅导线216、 218上。上述伪开口 212的总面积例如是占基底200的总 面积的1%至99%。
基于上述第二实施例，应力层结构202中具有多个伪开口 212,由于伪 开口 212能够对应力层210中过高的应力进行释放，因此能防止应力层210 产生缺陷，以提高产品的良率。
图3所绘示为本发明第三实施例的应力层结构的上视图，本实施例主 要在于应力层上释压开口和调压应力区块的混合具体应用。
请参照图3，应力层结构302配置于基底300上，基底300包括元件区 304与非元件区306。非元件区306例如是浅沟渠隔离结构区。
元件区304包括多个有源区308与非有源区(未标示，为元件区304中 有源区308以外的区域)。有源区308包括N型有源区308a与P型有源区 308b，是依照所欲形成的有源元件来进行设计，当所欲形成的有源元件为N 型金属氧化物半导体晶体管时，则有源区308为N型有源区308a;当所欲 形成的有源元件为P型金属氧化物半导体晶体管时，则有源区308为P型 有源区308b。
应力层结构302包括多个应力图案310、至少一条分隔线312及多个伪 应力图案314。
对应力图案310的定义为应力图案310所配置的位置至少是在需要 应力的有源区308上。应力图案310包括至少一个拉伸应力图案310a及至 少一个压縮应力图案310b。拉伸应力图案310a具有拉伸应力，配置于N型 有源区308a的基底300上。压缩应力图案310b具有压缩应力，配置于P 型有源区308b的基底300上。应力图案310的材料例如是氮化硅。分隔线312暴露出部分基底300,且分隔相邻两个应力图案310,故在 分隔线312中不存在应力图案310。
对伪应力图案314的定义为伪应力图案314所配置的位置皆是在不 需要应力的非有源区上。伪应力图案314包括至少一个伪拉伸应力图案314a 及至少一个伪压缩应力图案314b。伪拉伸应力图案314a具有拉伸应力，配 置于分隔线312中的基底300上。伪压缩应力图案314b具有压缩应力，配 置于分隔线中312的基底300上。伪应力图案314的材料例如是氮化硅。 伪应力图案314例如是与应力图案310同时形成。伪应力图案314的总面 积例如是占基底300的总面积的1%至99%。上述伪应力图案314可进行的 配置方式大体上与图1中第一实施例的伪应力图案114相同，故于此不再 赘述。
值得注意的是，在第三实施例中，伪拉伸应力图案314a及伪压缩应力 图案3Mb平均分布在不需要应力的非有源区上，因此可以提高蚀刻的均匀 度与应力的均匀度。
综上所述，本发明至少具有下列优点
1. 本发明的应力层结构能释放应力层中过高的应力，以避免应力层破 裂、剥离而产生颗粒等缺陷，进而提升产品的良率。
2. 本发明的应力层结构可以提高蚀刻的均匀度与应力的均匀度。
权利要求
1.一种应力层结构，配置于基底上，该基底包括元件区与非元件区，该元件区包括多个有源区与一非有源区，该应力层结构包括多个应力图案，分别配置于各该有源区的该基底上；至少一分隔线，暴露出部分该基底，且分隔相邻两个应力图案；以及至少一伪应力图案，配置于该至少一分隔线中的该基底上。
2. 如权利要求1所述的应力层结构，其中该些应力图案的材料包括氮化硅。
3. 如权利要求1所述的应力层结构，其中该至少一伪应力图案的材料包 括氮化硅。
4. 如权利要求1所述的应力层结构，其中该至少一伪应力图案所配置的 位置还包括位于该非元件区中的该基底上。
5. 如权利要求1所述的应力层结构，其中该非元件区中的该基底包括多 晶硅导线，而该至少一伪应力图案所配置的位置还包括位于该多晶硅导线上。
6. 如权利要求1所述的应力层结构，其中该非元件区中的该基底包括多 晶硅导线，而该至少 一 伪应力图案所配置的位置还包括位于部分的该多晶 硅导线上。
7. 如权利要求1所述的应力层结构，其中各该有源区包括金属氧化物半 导体晶体管区与非金属氧化物半导体晶体管区，而该应力层结构还包括伪开口 ，配置于各该非金属氧化物半导体晶体管区内的各该应力图案中。
8. 如权利要求1所述的应力层结构，其中该些伪应力图案的总面积占该 基底的总面积的1%至99%。
9. 一种应力层结构，配置于基底上，该基底包括元件区与非元件区，该 元件区包括有源区与非有源区，该有源区包括金属氧化物半导体晶体管区 与非金属氧化物半导体晶体管区，该应力层结构包括多个应力层，分别配置于该元件区与该非元件区的该基底上；以及 多个伪开口 ，配置于该金属氧化物半导体晶体管区以外的该些应力层中。
10. 如权利要求9所述的应力层结构，其中该应力层的材料包括氮化硅。
11. 如权利要求9所述的应力层结构，其中各该伪开口所配置的位置还 包括位于该非金属氧化物半导体晶体管区中。
12. 如权利要求9所述的应力层结构，其中各该伪开口所配置的位置还包括位于各该应力层的角落中。
13. 如权利要求9所述的应力层结构，其中该非元件区中的该基底包括 多晶硅导线，而各该伪开口所配置的位置还包括位于该多晶硅导线上。
14. 如权利要求9所述的应力层结构，其中该非元件区中的该基底包括 多晶硅导线，而各该伪开口所配置的位置还包括位于部分的该多晶硅导线 上。
15. 如权利要求9所述的应力层结构，其中该些伪开口的总面积占该基 底的总面积的1 %至99% 。
16. —种应力层结构，配置于基底上，该基底包括为元件区与非元件区， 该元件区包括多个有源区与一非有源区，该些有源区包括N型有源区与P 型有源区，该应力层结构包括多个应力图案，包括至少一拉伸应力图案，配置于该N型有源区的该基底上；以及 至少一压缩应力图案，配置于该P型有源区的该基底上；至少一分隔线，分隔相邻两个应力图案；以及多个伪应力图案，包括至少一伪拉伸应力图案，配置于该至少一分隔线中的该基底上；以及至少一伪压缩应力图案，配置于该至少一分隔线中的该基底上。
17. 如权利要求16所述的应力层结构，其中该些应力图案的材料包括氮 化硅。
18. 如权利要求16所述的应力层结构，其中该些伪应力图案的材料包括 氮化硅。
19. 如权利要求16所述的应力层结构，其中各该伪应力图案所配置的位 置还包括位于该非元件区中的该基底上。
20. 如权利要求16所述的应力层结构，其中该非元件区中的该基底包括 多晶硅导线，而各该伪应力图案所配置的位置还包括位于该多晶硅导线上。
21. 如权利要求16所述的应力层结构，其中该非元件区中的该基底包括多晶硅导线，而各该伪应力图案所配置的位置还包括位于部分的该多晶硅 导线上。
22. 如权利要求16所述的应力层结构，其中各该有源区包括金属氧化物 半导体晶体管区与非金属氧化物半导体晶体管区，而该应力层结构还包括伪开口 ，配置于各该非金属氧化物半导体晶体管区内的各该应力图案中。
23. 如权利要求16所述的应力层结构，其中该些伪应力图案的总面积占 该基底的总面积的1 %至99%。
全文摘要
一种应力层结构，配置于基底上，基底包括元件区与非元件区，元件区包括多个有源区与非有源区，应力层结构包括多个应力图案、至少一条分隔线及至少一个伪应力图案。应力图案分别配置于各个有源区的基底上。分隔线暴露出部分基底，且分隔相邻两个应力图案。伪应力图案配置于分隔线中的基底上。
文档编号H01L23/00GK101304008SQ20071010283
公开日2008年11月12日 申请日期2007年5月9日 优先权日2007年5月9日
发明者刘志建, 杨进盛 申请人:联华电子股份有限公司