专利名称：半导体器件及其制造方法
技术领域：
本发明涉及半导体器件及其制造方法，特别地，涉及非易失性半导体存储元件。
背景技术：
由于伴随着非易失性半导体存储元件的微细化，相邻单元间干扰会增大，所以需要作为电极间绝缘膜而使用的ONO膜(氧化膜、氮化膜和氧膜)的薄膜化。
在对作为电极间绝缘膜的ONO膜施加用来进行写入/擦除的高电场应力时，会产生向ONO膜中的氮化膜运动的电子陷阱。在氮化膜中的自身电场因电子陷阱而升高后，作为结果，会存在这样的特征对ONO膜施加的电场得到缓和，从而泄漏特性得到改善。
ONO膜的薄膜化，由于满足器件可靠性的必要性，通过氧化层的薄膜化来进行是困难的，而要通过氮化膜的薄膜化来进行。但是，在进行了氮化膜的薄膜化的情况下，由于电子陷阱量会伴随着薄膜化而减少、从而使电场缓和的效果不充分，所以会存在泄漏电流增大这样的问题。
另外，在特开平11-261038号公报中，公开了具有以下那样的存储器晶体管的构成，该存储器晶体管具有具有沟道形成区域的半导体基板；以对沟道形成区域进行元件隔离的方式被埋入到在半导体基板上形成的沟内的元件隔离绝缘膜；形成于沟道形成区域的上层的隧道绝缘膜；形成于隧道绝缘膜的上层、至少相对的2个端部被形成得比该端部间高的浮栅；覆盖浮栅全体而形成的中间绝缘膜；形成于中间绝缘膜的上层的控制栅；以及连接到沟道形成区域而形成的源·漏区域。
在特开平11-103033号公报中，公开了这样的方法图案形成CVDSiO2/多晶硅膜而形成浮栅电极用焊盘部，以HTO膜和Si3N4膜淀积而成的浮栅电极用焊盘为掩模，在半导体基板表面部分形成沟槽，然后，利用热氧化形成使沟槽上部的氧化膜与半导体基板之间的界面位置成为比浮栅电极用焊盘部端部更加靠近沟道中央部分侧那样的膜厚的热氧化膜。
在特开平9-64205号公报中，公开了这样的方法在形成了氮化硅膜之后，向该氮化硅膜内添加硅Si、氮N或氧O。
发明内容
本发明的一种方式的半导体器件，具备半导体基板；在上述半导体基板上形成的第1绝缘层；在上述第1绝缘层上形成、成为浮栅的第1导电层；在上述第1导电层上形成、成为电极间绝缘膜的第2绝缘层，其由以硅和氧为主要成分的第1膜、以硅和氮为主要成分的第2膜和以硅和氧为主要成分的第3膜这3层构成，且上述第2膜的上述硅与氮的组分比相对于化学量论组成是硅过剩的；以及在上述第2绝缘层上形成、成为控制栅的第2导电层。
本发明的另一方式的半导体器件的制造方法，其在半导体基板上形成第1绝缘层；在上述第1绝缘层上形成成为浮栅的第1导电层；在上述第1导电层上形成具有以硅和氮为主要成分、上述硅与氮的组分比相对于化学量论组成硅过剩的膜且成为电极间绝缘膜的第2绝缘层；以及在上述第2绝缘层上形成成为控制栅的第2导电层。
图1是示意地示出本实施方式的半导体器件的结构的平面图；图2是示出本实施方式的半导体器件的等效电路的图；图3是示出本实施方式的半导体器件的制造工序的构造剖面图；图4是示出本实施方式的半导体器件的制造工序的构造剖面图；图5是示出本实施方式的半导体器件的制造工序的构造剖面图；图6是示出本实施方式的半导体器件的制造工序的构造剖面图；图7是示出本实施方式的氮化硅膜的组分比与泄漏电流的关系的图；图8是示出本实施方式的半导体器件的制造工序的构造剖面图；以及图9是示出本实施方式的半导体器件的制造工序的构造剖面图。
具体实施例方式
以下，参照
实施方式。在本实施方式中，作为电可擦除的非易失性半导体存储器件，以NAND型闪速存储器为例进行说明。
图1是示意地示出本实施方式的NAND型闪速存储器的概略结构的平面图(但是，没有示出位线)。图2是图1所示的结构的等效电路图。
如图1和图2所示，各个NAND单元成为这样的结构在选择晶体管S1和S2之间设置有串联连接的存储单元M1～M8。在选择晶体管S1和S2上，还连接有选择栅线SG1和SG2，在存储单元M1～M8上连接有控制栅线(字线)CG1～CG8。此外，在各个选择晶体管S1上，还连接有位线BL1和BL2。另外，在这里，虽然示出的是8个存储单元的情况，但是，存储单元的数量并不限于8个。
图3～图6、图8、图9是示出本实施方式的半导体器件的制造工序的构造剖面图。以下，基于图3～图6、图8、图9说明本实施方式的半导体器件的制造工序。本实施方式的半导体器件，由浮栅和控制栅叠层构造而成的存储单元排列在半导体基板上而形成，构成上述的NAND型闪速存储器。
首先，如图3所示，在p型硅基板(半导体基板)1(或在n型硅基板上形成有p型井的硅基板)上，以1nm～15nm左右的膜厚形成第1绝缘膜(第1栅绝缘膜)2，在第1绝缘膜2上，利用化学气相淀积法以10nm～200nm左右的膜厚形成成为电荷积聚层的第1导电层(浮栅)3。
接着，在第1导电层3上，利用化学气相淀积法，以50nm～200nm左右的膜厚形成氮化硅膜4，在氮化硅膜4上利用化学气相淀积法以50nm～400nm左右的膜厚形成氧化硅膜5。接着，在氧化硅膜5上涂敷光致抗蚀剂6，并通过曝光描绘对光致抗蚀剂6进行图案形成。
接着，以图3所示的光致抗蚀剂6为耐蚀刻掩模而对氧化硅膜5进行蚀刻。在蚀刻之后，除去光致抗蚀剂6，并以氧化硅膜5为掩模而对氮化硅膜4进行蚀刻，接着，通过对第1导电层3、第1绝缘膜2和硅基板1进行蚀刻，来形成用来进行元件隔离的沟。在蚀刻之后，进行用于除去因蚀刻而形成的剖面的损伤的高温后氧化工序。
接着，如图4所示，通过形成200nm～1500nm的氧化硅膜等埋入绝缘膜7，来填埋元件隔离沟。埋入绝缘膜7，通过在氮气氛或氧气氛中进行高温的热工序来进行高密度化。接着，利用化学机械研磨法(CMP)以氮化硅膜4为停止层来进行平坦化。
接着，如图5所示，使用可以与氮化硅膜4之间具有选择比来进行蚀刻的方法除去氧化硅膜7。在本实施方式中，示出的是除去到使除去后的氧化硅膜7的表面的高度成为第1导电层3的大约一半膜厚的高度的情况。接着，用与氧化硅膜7之间具有选择比的方法除去氮化硅膜4。
接着，如图6所示，在具有除去了图5的氮化硅膜4的构造的基底上，形成电极间绝缘膜(第2栅绝缘膜)8。电极间绝缘膜8由3层多晶硅层间(インタ一ポリ)绝缘膜构成。首先，在基底上，利用CVD法，以0.5nm～10nm、优选地2nm～5nm的厚度，形成氧化硅膜(SiO2膜)81。接着，在氧化硅膜81上，利用CVD法，以0.5nm～15nm、优选地1nm～8nm的厚度，形成氮化硅膜(SiN膜)82。接着，在氮化硅膜82上，利用CVD法，以0.5nm～10nm、优选地2nm～5nm的厚度，形成氧化硅膜(SiO2膜)83。
在这里，详细地对氮化硅膜82的形成方法进行说明。作为硅原料、向反应炉内导入六氯二硅烷(HCD)，作为氮原料、向反应炉内导入氨(NH3)，在减压下，在炉内温度350℃～850℃、优选地400～700℃下形成氮化硅膜82。六氯二硅和氨的流量比(流量比＝氨流量/HCD流量)，为5～20的范围。成膜时的炉内压力，是10m托～10托。
图7是示出每2MV/cm的电场的氮化硅膜的组分比与泄漏电流的关系的图。在将具有Si-Si键的HCD用作硅原料的情况下，所形成的氮化硅膜成为具有富硅(硅过剩)的组分的膜。由图7所示的测定氮化硅膜的组分比与氮化硅膜单膜中的泄漏电流的结果表明，组分越成为富硅则氮化硅膜的泄漏电流就越增大，从而成为泄漏的通路的电子陷阱场所增加了。
如图6所示，电极间绝缘膜8，被形成为用来使得以写入/擦除时的电场注入到第1导电层3内的电子/空穴(ホ一ル)不会穿通到控制电极侧，必须满足所希望的泄漏规格。电极间绝缘膜8，是由用氧化硅膜81、83将氮化硅膜82的上下夹在中间的3层构造构成的。
在写入/擦除时的高电场施加时，虽然泄漏电流会在电极间绝缘膜8中流动，但是，一部分电荷被俘获到氮化硅膜82内，从而减弱了施加方向的电场。电极间绝缘膜8的泄漏电流，随着向氮化硅膜82中的电荷俘获的增加而减小。因此，如从图7可以看出的那样，作为电极间绝缘膜8中的氮化硅膜82，有效的是形成氮与硅的组分比比化学量论组成(N/Si＝1.33)小的膜，例如，组分比比1.30小的膜。
但是，如果组分比极端地成为富硅，则在器件工作时就不能够满足所需的泄漏电流值的规格。在本实施方式中，发现只要是N/Si组分比大于1.10的氮化硅膜，则在器件工作方面就不会有问题。在N/Si的组分比小于1.10的情况下，SiN膜的泄漏电流会因陷阱的增大而进一步增大。如果电极间绝缘膜的泄漏电流增大，则在写入操作中已注入到浮游电极中的电子会穿过电极间绝缘膜而穿通到控制电极侧，从而电子就不能再积聚在浮游电极内，从而会产生不能写入到所希望的阈值这样的问题。此外，为了充分地得到因电子陷阱所产生的电场降低的效果，优选的是使N/Si组分比小于1.30。
在本实施方式中所描述的富硅的氮化硅膜82的电子陷阱量，依赖于氮化硅膜82的膜厚。所俘获的电荷，有可能在电荷保持时向电极侧或相邻单元方向去俘获(デトラツプ)而使单元的阈值变化。由该去俘获所导致的劣化量，由于SiN膜厚越厚则劣化量越大，所以通过使SiN膜厚成为小于等于8nm、优选地小于等于6nm，可以抑制由去俘获所导致的特性劣化。
此外，通过将SiN膜厚形成为大于等于1nm，优选地大于等于2.5nm，可以容易地实现在写入操作时不会引起破坏的耐压。因此，为了减小泄漏电流并抑制由去俘获所导致的特性的劣化，有效的是在N/Si组分比大于1.10、小于1.30的范围内，并且，在1nm～8nm、进而优选地2.5nm～6nm的膜厚的范围内，形成氮化硅膜82。
在本实施方式中，作为形成富硅的氮化硅膜的方法，虽然描述的是HCD和氨的成膜方法，但是，也可以应用其他的方法。
例如，作为硅原料、向反应炉内导入二氯硅烷(DCS)，作为氮原料、向反应炉内导入氨，在减压下，在炉内温度350℃～850℃下形成。成膜时的炉内压力是10m托～10托。这时，通过使导入到炉内的氨与DCS的比小于作为Si3N4的化学量论组成(N/Si＝1.33)，使所形成的氮化硅膜成为具有富硅的组分的膜。即，由于通过使氨的流量与DCS的流量的流量比小于1.33而使氮的供给量较少，所以氮化不能充分地进行，从而可以形成具有富硅的组分比的氮化硅膜。DCS与氨的流量比(流量比＝氨流量/DCS流量)为0.1～1.33的范围。
此外，在作为硅原料使用硅烷的情况下，由于硅的反应性高，所以易于形成富硅的氮化硅膜。在氨的流量与硅烷的流量的流量比小于等于15的程度，也可以形成富硅的氮化硅膜。
在本实施方式中，虽然描述的是多晶硅层间绝缘膜的3层都用CVD法形成的例子，但是，使用由其它的形成方法得到的多晶硅层间绝缘膜，也可以得到同样的效果。例如，氧化硅膜81(Btm-SiO2膜)，可以通过使第1导电层3氧化来形成。此外，也可以通过进行越过在第1导电层3上形成的氮化硅膜那样的穿通氧化来形成。此外，也可以通过使形成于第1导电层3上的氧化硅膜81和氮化硅膜82(ON膜)氧化来形成氧化硅膜83(Top-SiO2膜)。无论是利用哪一种方法形成的多晶硅层间绝缘膜，都可以得到同样的效果。
在本实施方式中，虽然作为电极间绝缘膜描述的是由ONO膜构成的3层构造的应用例，但是，并非仅限于此。例如，在3层构造的上下界面(第1导电层3与氧化硅膜81的界面和第2导电层9与氧化硅膜83的界面)这两方上形成有氮化硅膜的电极间绝缘膜，或者在其一方上形成有氮化硅膜的电极间绝缘膜之下，也同样地可以得到本实施方式的效果。在3层构造的上下界面形成的氮化硅膜，例如，是为了抑制氧化时的鸟喙形成而形成的，其可以以小于等于2nm的厚度来形成。此外，也可以形成为在氮化硅膜82中含有大于等于1×1019cm-3的氯。通过在SiN膜中含有氯，可以抑制对于SiN膜的耐压和电应力的劣化。在SiN膜中存在氢，其以与Si或N键合的形式作为SiH和NH而存在。在NAND中，由于反复进行写入擦除，所以会对电极间绝缘膜也施加电应力，并且会以正的偏压和负的偏压两种极性对电极施加数千次以上的电应力。在这样的条件下，会存在这样的问题膜中的氢从键合偏离而向膜外脱离，在膜中残存缺陷而使泄漏增大。如果在SiN膜中存在大于等于1×1019cm-3的氯，则可以抑制对于上述反复的电应力的劣化量。这被认为是由于当在SiN膜中存在电阴性度大的氯时，会使存在于SiN膜中的氢稳定，从而能够使因电应力而向膜外脱离的氢的量减少的缘故。
接着，如图8所示，以10nm～200nm的厚度，在电极间绝缘膜8上形成第2导电层(控制栅)9。第2导电层9，成为NAND型闪速存储器的控制电极。接着，在第2导电层9上形成掩模材料10。接着，在掩模材料10上涂敷光致抗蚀剂11，通过曝光描绘对光致抗蚀剂11进行图案形成。
图9是垂直于图8的纸面的A-A’剖面的构造图。接着，如图9所示，以光致抗蚀剂11为掩模，对掩模材料10、第2导电层9、电极间绝缘膜8、第1导电层3和第1绝缘膜2进行蚀刻。在蚀刻之后，除去光致抗蚀剂11。
如果采用本实施方式，则通过与以往相比更富硅地形成用作NAND元件等的非易失性半导体存储器件的电极间绝缘膜的ONO膜的氮化硅膜，而即便是氮化硅膜被薄膜化，也可以易于增加氮化硅膜中的电子陷阱量，从而可以充分地得到因电子陷阱所产生的电场缓和的效果。
如果采用本实施方式，则可以提供防止伴随着电极间绝缘膜的薄膜化的泄漏电流的增加的半导体器件及其制造方法。
对于本领域的技术人员来说，将容易地想到其它的优点和变形。因此，在其更宽的方面，本发明并不限于以上示出和描述的特定细节及代表性实施例。因此，在不背离由所附权利要求及其等效内容所限定的总体发明构思的思想或范围内，可以实现各种变形。
权利要求
1.一种半导体器件，具备半导体基板；在上述半导体基板上形成的第1绝缘层；在上述第1绝缘层上形成、成为浮栅的第1导电层；在上述第1导电层上形成、成为电极间绝缘膜的第2绝缘层，其由以硅和氧为主要成分的第1膜、以硅和氮为主要成分的第2膜和以硅和氧为主要成分的第3膜这3层构成，且上述第2膜的上述硅与氮的组分比相对于化学量论组成是硅过剩的；以及在上述第2绝缘层上形成、成为控制栅的第2导电层。
2.根据权利要求1所述的半导体器件，上述第2绝缘层，在与上述第1导电层的界面和与上述第2导电层的界面中的至少一方上形成有以硅和氮为主要成分的膜。
3.根据权利要求1所述的半导体器件，上述第2绝缘层中的上述第2膜的氮与硅的组分比小于1.30。
4.根据权利要求1所述的半导体器件，上述第2绝缘层中的上述第2膜的氮与硅的组分比大于1.10。
5.根据权利要求1所述的半导体器件，上述第2绝缘层中的上述第2膜的膜厚为1nm～8nm。
6.根据权利要求1所述的半导体器件，上述第2绝缘层中的上述第2膜含有大于等于1×1019cm-3的氯。
7.一种半导体器件的制造方法，其在半导体基板上形成第1绝缘层；在上述第1绝缘层上形成成为浮栅的第1导电层；在上述第1导电层上形成具有以硅和氮为主要成分、上述硅与氮的组分比相对于化学量论组成硅过剩的膜且成为电极间绝缘膜的第2绝缘层；以及在上述第2绝缘层上形成成为控制栅的第2导电层。
8.根据权利要求7所述的半导体器件的制造方法，上述第2绝缘层的形成形成以硅和氧为主要成分的第1膜；在上述第1膜上形成以硅和氮为主要成分、上述硅与氮的组分比相对于化学量论组成硅过剩的第2膜；以及在上述第2膜上形成以硅和氧为主要成分的第3膜。
9.根据权利要求7所述的半导体器件的制造方法，上述第2绝缘层中的、以硅和氮为主要成分的膜的氮与硅的组分比小于1.30。
10.根据权利要求7所述的半导体器件的制造方法，上述第2绝缘层中的、以硅和氮为主要成分的膜，以六氯二硅烷和氨为原料而形成。
11.根据权利要求7所述的半导体器件的制造方法，上述第2绝缘层中的、以硅和氮为主要成分的膜，以二氯硅烷和氨为原料而形成。
全文摘要
本发明的一种方式的半导体器件，具备半导体基板；在上述半导体基板上形成的第1绝缘层；在上述第1绝缘层上形成、成为浮栅的第1导电层；在上述第1导电层上形成、成为电极间绝缘膜的第2绝缘层，其由以硅和氧为主要成分的第1膜、以硅和氮为主要成分的第2膜和以硅和氧为主要成分的第3膜这3层构成，且上述第2膜的上述硅与氮的组分比相对于化学量论组成是硅过剩的；以及在上述第2绝缘层上形成、成为控制栅的第2导电层。
文档编号H01L21/336GK101079449SQ20071010483
公开日2007年11月28日 申请日期2007年5月22日 优先权日2006年5月22日
发明者田中正幸, 石田浩一 申请人:株式会社东芝