专利名称：半导体器件以及在半导体器件中形成图案的方法
技术领域：
本发明涉及存储器件。更具体地说，本发明涉及采用自对准双 重曝光技术在半导体器件中形成图案的方法。
背景技术：
一般而言，例如动态随机存取存储器(DRAM)等半导体器件 包括大量精细图案。这种图案通过光刻工序而形成。为了通过光刻工 序形成图案，将光阻(PR)膜涂覆在将要图案化的目标层上。然后， 执行曝光过程以改变PR膜的特定部分的溶解度。接下来，执行显影 过程以形成露出目标层的PR图案。也就是说，PR图案是通过移除 溶解度已改变的部分或是通过移除溶解度未改变的部分而形成的。之 后，利用PR图案来蚀刻露出的目标层，然后再剥除PR图案以形成 目标层图案。在光刻工序中，分辨率和聚焦深度(DOF)是两个重要的因素。分辨率(R)可以用如下等式(1)来表示。7 = &丄 (1) 1妮其中kl是由PR膜的种类和厚度所决定的常数，X是光源的波 长，而NA则代表曝光设备的数值孔径。根据等式(i)，光源的波长("越短，并且曝光设备的NA越大，形成于晶片上的图案就越精细。然而，所用的光源波长(" 和曝光设备的NA还无法跟上目前半导体器件集成度的快速发展。因 此，已经采用各种方法来应用改善分辨率和DOF的分辨率提高技术 (RET)。举例而言，RET技术包括相移掩模(PSM)、离轴照明(OAI)、 光学邻近校正(OPC)等技术。此外，称为双重曝光技术(DET)的 技术能够在晶片上形成精细图案。DET中的关键尺寸(CD)的一致 性取决于第一曝光掩模和第二曝光掩模的总体重叠准确度。 然而，难以将第一曝光掩模和第二曝光掩模的重叠度控制为落 于误差范围内。此外，技术上的难度也导致难以实现曝光设备的改进。发明内容本发明的实施例涉及在半导体器件中形成图案的改进的方法。 根据本发明的一个实施例，在半导体器件中形成图案的改进的方法利 用自对准双重曝光技术。根据本发明的一个实施例，在半导体器件中形成图案的方法包 括形成半导体基板上的第一硬掩模层和所述第一硬掩模层上的第二 硬掩模层构成的叠层结构；利用线/距掩模作为蚀刻掩模而选择性地蚀刻所述第二硬掩模层和所述第一硬掩模层，以形成第二硬掩模层图 案和第一硬掩模层图案，其中，所述第二硬掩模层图案的上部线宽窄于下部宽度；形成填充所述第二硬掩模层图案和所述第一硬掩模层图 案的绝缘膜；利用所述绝缘膜作为蚀刻掩模而选择性地蚀刻所述第二 硬掩模层图案及其下面的第一硬掩模层图案，以形成在第四硬掩模层 图案上面的第三硬掩模层图案；移除所述绝缘膜和所述第三硬掩模层 图案；利用所述第四硬掩模层图案作为蚀刻掩模将所述半导体基板图 案化，以形成精细图案。根据另一实施例，半导体器件具有根据本文所述方法形成的精 细图案。
图la到lk是截面图，其示出根据本发明实施例的用于在半导 体器件中形成图案的方法。
具体实施方式
本发明涉及具有采用自对准双重曝光技术所形成的精细图案的 半导体器件。精细图案是通过硬掩模层的修改叠层结构和各向同性蚀 刻方法使用单个曝光掩模所实现的。这种精细图案均匀地形成，以改 善半导体器件的集成度和产出率。根据形成精细图案的这一改进的方
法，半导体器件的制造过程也得到简化，从而降低处理成本。图la到lk是截面图，其示出根据本发明实施例的用于在半导 体器件中形成图案的方法。在具有蚀刻目标层(未显示)的半导体基板110上形成第一硬掩模层120、第二硬掩模层130、第三硬掩模层 140以及第四硬掩模层150。在第四硬掩模层150上形成光阻膜(未 显示)。利用线/距掩模(未显示)将光阻膜曝光并显影，以形成光 阻图案160。利用光阻图案160作为蚀刻掩模而选择性地蚀刻第四硬 掩模层150和第三硬掩模层140，以形成第四硬掩模层图案152和第 三硬掩模层图案142。根据本发明的一个实施例，第一硬掩模层120由非定形碳膜形 成；第二硬掩模层130由氮氧化硅(SiON)膜形成；第三硬掩模层 140由多晶硅层或氮化硅(Si3N4)膜形成；第四硬掩模层150由二氧 化硅(Si02)膜形成。在另一实施例中，光阻图案160的线宽160a 与限定于相邻光阻图案160之间的间距宽度160b的比率在大约2.5: 1.5至3.5: 0.5的范围内。此外，优选的是，线宽160a与间距宽度 160b的比率基本上是大约3: 1。在本发明的另一实施例中，第四硬 掩模层150和第三硬掩模层140的选择性蚀刻过程是采用各向异性干 式蚀刻方法来进行的。参照图lc到lf，利用光阻图案160作为蚀刻掩模而选择性地蚀 刻第四硬掩模层图案152，以形成第五硬掩模层图案154。然后移除 光阻图案160。在半导体基板IIO上形成绝缘膜170，以填充第三硬 掩模层图案142和第五硬掩模层图案154。蚀刻绝缘膜170，直到第 五硬掩模层图案154的顶面露出为止(图lf)。根据本发明的一个实施例，第五硬掩模层图案154是采用各向 同性湿式蚀刻方法所形成的。此外，可以调整各向同性蚀刻方法，从 而使得第五硬掩模层图案154的上部(例如154b)的横向线宽154a 基本上等于图lb所示的限定于相邻光阻图案160之间的间距宽度 160b (另外参照图ld)。在本发明的另一实施例中，第五硬掩模层 图案154的上部(例如154b)的线宽154a与下部(例如154d)的宽 度154c的比率在大约1.5: 2.5至0.5: 3.5的范围内。此外，优选的
是，线宽154a与宽度154c的比率基本上是大约1: 3。在本发明的 另一实施例中，绝缘膜170由旋涂碳(SOC)膜形成，从而填充上部 蚀刻成宽于下部的第五硬掩模层图案154。此外，优选的是，绝缘膜 170的蚀刻过程是借助于使用包含02的气体的回蚀方法来进行的。参照图lg到li，利用绝缘膜170作为蚀刻掩模而选择性地蚀刻 露出的第五硬掩模层图案154及其下面的第三硬掩模层图案142，以 形成第七硬掩模层图案156和第六硬掩模层图案144，第二硬掩模层 130 (图lg)露出。然后移除绝缘膜170。接着移除第七硬掩模层图 案156 (图li)。根据本发明的一个实施例，第五硬掩模层图案154和第三硬掩 模层图案142的蚀刻过程是采用各向异性干式蚀刻方法来进行的。优 选的是，绝缘膜170的移除过程是借助于使用包含02的气体的等离 子蚀刻方法来进行的。此外，由氮氧化硅(SiON)膜所形成的第二 硬掩模层130可以在等离子蚀刻过程中作为蚀刻停止膜，以避免蚀刻 第一硬掩模层120。在本发明的另一实施例中，第七硬掩模层图案156的移除过程 是借助于使用缓冲氧化物蚀刻剂(BOE)溶液的湿式蚀刻方法来进行 的。在使用BOE溶液的湿式蚀刻方法中，不蚀刻第六硬掩模层图案 144和第二硬掩模层130，因而可以选择性地移除由二氧化硅(Si02) 膜所形成的第七硬掩模层图案156。在本发明的另一实施例中，优选 的是，第六硬掩模层图案144的横向线宽144a与限定于相邻第六硬 掩模层图案144之间的间距宽度144b的比率基本上是大约1: 1 (参 照图li)。举例而言，两个图案元件中各元件的线宽大约等于元件 之间的间距宽度。参照图lj到lk，利用第六硬掩模层图案144作为蚀刻掩模而蚀 刻第二硬掩模层130，以形成第八硬掩模层图案132。利用第八硬掩 模层图案132作为蚀刻掩模而蚀刻第一硬掩模层120，以形成第九硬 掩模层图案122。利用第九硬掩模层图案122将蚀刻目标层图案化， 以形成精细图案。这样，可以采用具有单一掩模过程的自对准双重曝 光技术在半导体器件中形成精细图案。
如上所述，根据该半导体器件和该半导体器件的图案形成方法， 不管曝光设备的重叠准确度如何，都可以形成关键尺寸(CD) —致 的精细图案。因此，半导体器件的集成度和产出率得到改善。此外， 由于双重曝光技术使用单个曝光掩模，因此总体的精细图案形成过程 得到简化，从而降低处理成本。本发明的上述实施例是示例性的而非限制性的。在整篇说明书 中，如果方法和组成物描述成包括多个步骤或材料，除非另有声明， 否则可以想到，该方法和组成物也可以基本上由所述步骤或材料的任 意组合所构成，或者由所述步骤或材料的任意组合所构成。虽然己经 参照具体实施例描述了一些方法，但是本领域的普通技术人员容易认 识到，各种替代形式及等同形式都是可行的。考虑到本发明所公开的 内容，其它的增加、减少或修改对本领域技术人员而言是显而易见的 并且位于所附权利要求书的范围内。本发明并不限于在此所述的光刻 步骤或材料，也不限于任何特定类型的半导体器件。例如，本发明可以应用于动态随机存取存储器(DRAM)或非易失存储器中。除非另 有说明，在不偏离本方法的范围或精神的情况下，步骤的次序可以改 变。此外，可以组合、省略个别的步骤，或者个别的步骤可以进一步 细分成额外的步骤，并且也可以插入步骤。本申请要求2006年12月28日提交的韩国专利申请 No.10-2006-0137008的优先权，该申请的全部内容以引用的方式并入 本文。
权利要求
1. 一种在半导体器件中形成精细图案的方法，所述方法包括形成半导体基板上的第一硬掩模层和所述第一硬掩模层上的第二硬掩模层；利用线/距掩模作为蚀刻掩模而选择性地蚀刻所述第二硬掩模层和所述第一硬掩模层，以形成第二硬掩模层图案和第一硬掩模层图案，所述第二硬掩模层图案的上部线宽窄于下部宽度；形成填充所述第二硬掩模层图案和所述第一硬掩模层图案的绝缘膜；利用所述绝缘膜作为蚀刻掩模而选择性地蚀刻所述第二硬掩模层图案及下面的第一硬掩模层图案，以形成第三硬掩模层图案和下面的第四硬掩模层图案；移除所述绝缘膜和所述第三硬掩模层图案；以及利用所述第四硬掩模层图案作为蚀刻掩模而将所述半导体基板图案化，以形成精细图案。
2. 如权利要求l所述的方法，其中，形成所述第二硬掩模层图案和所述第一硬掩模层图案的步骤包括利用线/距掩模作为蚀刻掩模而选择性地蚀刻所述第二硬 掩模层和所述第一硬掩模层，以形成第五硬掩模层图案和所述第一硬 掩模层图案；以及选择性地蚀刻所述第五硬掩模层图案，以形成所述第二硬 掩模层图案，所述第二硬掩模层图案的上部线宽窄于下部宽度。
3. 如权利要求2所述的方法，其中，蚀刻所述第二硬掩模层和所述第一硬掩模层的步骤包括采用 各向异性干式蚀刻方法进行蚀刻。
4. 如权利要求2所述的方法，其中，蚀刻所述第五硬掩模层的步骤包括采用各向同性湿式蚀刻方 法进行蚀刻。
5. 如权利要求l所述的方法，其中，所述第二硬掩模层图案的上部线宽与下部宽度的比率在大约1.5: 2.5至0.5: 3.5的范围内。
6. 如权利要求l所述的方法，其中，所述第二硬掩模层图案的上部线宽与下部宽度的比率基本上是大约1: 3。
7. 如权利要求l所述的方法，还包括利用线/距掩模在所述第二硬掩模层上形成光阻图案。
8. 如权利要求7所述的方法，其中，所述光阻图案的线宽与限定于相邻光阻图案之间的间距宽度的比率在大约2.5: 1.5至3.5: 0.5的范围内。
9. 如权利要求7所述的方法，其中，所述光阻图案的线宽与限定于相邻光阻图案之间的间距宽度的比率基本上是大约3: 1。
10. 如权利要求l所述的方法，其中，形成所述绝缘膜的步骤包括在所述半导体基板上形成所述绝缘膜，以填充所述第二硬掩模层图案和所述第一硬掩模层图案；以及蚀刻所述绝缘膜，直到所述第二硬掩模层图案的顶面露出为止。
11. 如权利要求IO所述的方法，其中，蚀刻所述绝缘膜的步骤包括借助于使用包含02的气体的回蚀 方法进行蚀刻。
12. 如权利要求l所述的方法，其中， 所述绝缘膜由旋涂碳膜形成。
13. 如权利要求l所述的方法，其中，选择性蚀刻所述第二硬掩模层图案及下面的第一硬掩模层图案的步骤包括使用各向异性干式蚀刻方法进行蚀刻。
14. 如权利要求l所述的方法，其中，移除所述绝缘膜和所述第三硬掩模层图案的步骤包括 移除所述绝缘膜；以及 然后移除所述第三硬掩模层图案。
15. 如权利要求14所述的方法，其中，移除所述绝缘膜的步骤包括借助于使用包含02的气体的等离子蚀刻方法进行移除。
16. 如权利要求14所述的方法，其中，移除所述第三硬掩模层图案的步骤包括借助于使用缓冲氧化物蚀刻剂溶液的湿式蚀刻方法进行移除。
17. 如权利要求l所述的方法，其中，相邻精细图案的线宽与限定于相邻精细图案之间的间距宽度的比率基本上是大约1: 1。
18. 如权利要求l所述的方法，还包括在所述第一硬掩模层和所述半导体基板之间的界面中形成缓冲
19. 如权利要求18所述的方法，其中，所述缓冲层由SiON膜形成，以便在使用包含02的气体的等离 子蚀刻过程中作为蚀刻停止层。
20. 如权利要求l所述的方法，其中， 所述第二硬掩模层由Si02膜形成。
21. 如权利要求l所述的方法，其中， 所述第一硬掩模层由多晶硅层或S^N4膜形成。
22. —种半导体器件，其包括根据权利要求1所述的方法形成 的精细图案。
全文摘要
本发明公开一种用于形成半导体器件的精细图案的方法，包括形成半导体基板上的第一硬掩模层和所述第一硬掩模层上的第二硬掩模层；利用线/距掩模作为蚀刻掩模而选择性地蚀刻所述第二硬掩模层和所述第一硬掩模层，以形成第二硬掩模层图案和第一硬掩模层图案；形成填充所述第二硬掩模层图案和所述第一硬掩模层图案的绝缘膜；利用所述绝缘膜作为蚀刻掩模而选择性地蚀刻所述第二硬掩模层图案及下面的第一硬掩模层图案，以形成覆盖第三硬掩模层图案的第四硬掩模层图案；移除所述绝缘膜和所述第四硬掩模层图案；利用所述第三硬掩模层图案作为蚀刻掩模将所述半导体基板图案化，以形成精细图案。
文档编号H01L21/027GK101211761SQ20071011249
公开日2008年7月2日 申请日期2007年6月28日 优先权日2006年12月28日
发明者卜喆圭, 潘槿道 申请人:海力士半导体有限公司