半导体装置及其制造方法

专利名称：半导体装置及其制造方法
技术领域：
本发明涉及使漏极-源极区域间的耐击穿电压提高的半导体装置及其 制造方法。
背景技术：
作为现有的半导体装置及其制造方法的一实施例，公知有下述的P沟
道型MOS晶体管。准备含有P型杂质的半导体衬底，在半导体衬底的P沟 道型MOS晶体管的形成区域离子注入磷(P)并进行热扩散，由此，形成 N型阱区域。然后，在N型阱区域以80 200(keV)的能量离子注入磷(P), 形成N型扩散区域。并且，通过作为退火的热处理，N型扩散区域在深度 为0.4 ~ 0.7 (pm)的区域以1.0xl0" 4.0x1017 (/cm3)的杂质浓度形成。 然后，在N型阱区域上形成作为源极区域以及漏极区域的P型扩散层，在 半导体衬底上形成栅极氧化膜及栅极电极。在P沟道型MOS晶体管中，通 过形成上述N型扩散区域，防止源极-漏极区域间的耐击穿电压的降低(例 如，参照专利文献1 )。
专利文献l:(日本)特开2001 -291781号公报(第9~ 11页、图l) 在现有的半导体装置中，如上所述，为了防止源极-漏极区域间的耐 击穿电压降低，在N型阱区域的深部形成有N型扩散区域。通过该结构， 在形成于N型阱区域的沟道区域，具有受到形成N型扩散区域时的影响， 杂质浓度容易产生波动，MOS晶体管的阈值(Vth)的适当值变动的问题。 另外，由于MOS晶体管的沟道区域的杂质浓度波动，在沟道区域的杂质浓 度为高浓度时，具有MOS晶体管的阈值或导通电阻值难以降低的问题。
另外，在现有的半导体装置的制造方法中，在半导体衬底的P沟道型 MOS晶体管的形成区域形成N型阱区域，然后形成N型扩散区域。并且， 由于形成N型扩散区域时的掩模偏移，或者由于形成源极区域及漏极区域 时的掩模偏移，具有N型扩散区域相对源极区域及漏极区域从所希望的区 域偏移而形成的情况。由于该制造方法，具有漏4及-源才及区域间的耐击穿
电压降低、MOS晶体管的耐压特性变差的问题。
另外，在现有的半导体装置的制造方法中，在半导体衬底的P沟道型
MOS晶体管的形成区域形成N型阱区域之后，形成N型扩散区域。由于该 制造方法，需要考虑形成N型扩散层、源极区域以及漏极区域时的掩模偏 移量，具有MOS晶体管的器件尺寸难以缩小的问题。
另外，在现有的半导体装置的制造方法中，在半导体村底的P沟道型 MOS晶体管的形成区域形成有N型阱区域之后，形成N型扩散区域。由于 该制造方法，具有制造工序或掩模数量也增大、制造成本难以降低的问题。

发明内容
本发明是鉴于上述各问题而提出的，本发明的半导体装置，具有半导 体层、形成于所述半导体层上的漏极区域、源极区域及反向栅区域、形成 于所述半导体层上面的栅极氧化膜、形成于所述栅极氧化膜上的栅极电极， 其特征在于，在所述半导体层，遍及所述漏极区域以及所述反向栅区域的 形成区域形成一导电型第一扩散层，在所述一导电型第一扩散层上形成构 成所述反向栅区域的逆导电型扩散层，在所述逆导电型扩散层上形成构成 所述源极区域的 一导电型第二扩散层，所述逆导电型扩散层的杂质浓度峰 值形成比所述逆导电型扩散层与所述一导电型第二扩散层的结区域更深的 所述一导电型第一扩散层的深部。因此，在本发明中，通过将反向栅区域 的杂质浓度峰值形成在半导体层深部，能够使位于源极区域的深部附近的 反向栅区域的杂质浓度为高浓度。通过该结构，能够提高MOS晶体管的漏 极- 源极区域间的耐击穿电压。
另外，在本发明的半导体装置中，所述逆导电型扩散层在所述结区域 附近的杂质浓度为在所述一导电型第二扩散层底面附近的杂质浓度是所 述一导电型第二扩散层的表面附近杂质浓度的0.8倍以上。因此，在本发明 中，可实现MOS晶体管阈值的适当值，并且将反向栅区域的杂质浓度峰值 形成在半导体层深部。通过该结构，能够提高MOS晶体管的漏极-源极区 域间的耐击穿电压，降j氐阈值。
另外，在本发明的半导体装置中，所述栅极电极由多晶硅膜和钨硅膜 形成，所述钨硅膜的膜厚比所述多晶硅膜的膜厚厚。因此，在本发明中， 通过在栅极电极使用鴒硅膜，将反向栅区域的扩散层形成在所希望的区域。 通过该结构，能够缩小器件尺寸，降低MOS晶体管的导通电阻值。
另外，本发明的半导体装置的制造方法，包括如下的工序在半导体 层上形成一导电型第一扩散层，在所述半导体层上形成有栅极氧化膜以及 栅极电极，然后，通过使用所述栅极电极的自调整技术，在所述一导电型 第一扩散层上形成构成反向栅区域的逆导电型扩散层；以重叠在所述逆导 电型扩散层上的方式形成构成源极区域的一导电型第二扩散层，在所述一 导电型第一扩散层上形成构成漏极区域的一导电型第三扩散层，在形成所 述逆导电型扩散层的工序中，将所述逆导电型扩散层的杂质浓度的峰值形 成在比所述逆导电型扩散层与所述一导电型第二扩散层的结区域更深的所 述一导电型第一扩散层的深部。因此，在本发明中，通过使用栅极电极的 自调整技术而将反向栅区域形成到半导体层深部。通过该制造方法，能够 使源极区域深部附近的反向栅区域的杂质浓度成为高浓度。通过该制造方 法，能够提高M O S晶体管的漏极-源极区域间的耐击穿电压。
另外，本发明的半导体装置的制造方法，在形成所述逆导电型扩散层 的工序中，具有加速电压为80~ 160 (keV)的离子注入工序。因此，在本 发明中，将栅极电极用作自调整技术，将反向栅区域形成到半导体层深部。 通过该制造方法，能够使源极区域的深部附近的反向栅区域的杂质浓度成 为高浓度。
另外，本发明的半导体装置的制造方法，其特征在于，在形成所述栅 极电极的工序中，在多晶硅膜上沉积鵠硅膜，使所述鴒硅膜的膜厚比所述 多晶硅膜的膜厚厚。因此，在本发明中，使用钨硅膜形成栅极电极。通过 该制造方法，利用使用栅极电极的自调整技术，能够将反向栅区域形成到 半导体层深部。
在本发明中，MOS晶体管的反向栅区域的杂质浓度的峰值形成在半导 体层深部。并且，位于源极区域深部附近的反向栅区域的杂质浓度为高浓 度。通过该结构，提高MOS晶体管的漏极-源极区域间的耐击穿电压，实 现MOS晶体管的所希望的耐压特性。
另外，在本发明中，MOS晶体管的栅极电极由多晶硅膜和钨硅膜的层 积结构形成。通过该结构，能够将反向栅区域的扩散层形成在所希望的区 域，可缩小器件尺寸。并且，能够降低MOS晶体管单位面积的导通电阻。
另外，在本发明中，在形成反向栅区域时，通过使用栅极电极的自调
整技术，将反向栅区域形成到半导体层深部。通过该制造方法可将反向栅
区域的杂质浓度的峰值形成到半导体层深部，可通过反向栅区域使MOS晶
体管的漏极-源极区域间的耐击穿电压提高。
另外，在本发明中，在形成反向栅区域时，通过使用栅极电极的自调 整技术将反向栅区域形成到半导体层深部。通过该制造方法，能够将反向
栅区域形成在所希望的区域，可缩小器件尺寸。并且，能够降低MOS晶体 管单位面积的导通电阻。
另外，在本发明中，通过使用栅极电极的自调整技术，能够将反向栅 区域的杂质浓度的峰值形成到半导体层深部。通过该制造方法，能够利用 反向栅区域提高MOS晶体管的漏极-源极区域间的耐击穿电压。并且，可 降低制造工序或掩模数量，降低制造成本。


图1是说明本发明实施方式的半导体装置的剖面图。 图2是说明本发明实施方式的半导体装置的剖面图。 图3是说明本发明实施方式的半导体装置的图，(A)是杂质浓度曲线
图，(B)是杂质浓度曲线图。
图4是说明本发明实施方式的半导体装置的图，(A)是杂质浓度斜度
图，(B)是杂质浓度斜度图。
图5是说明本发明实施方式的半导体装置的制造方法的剖面图。 图6是说明本发明实施方式的半导体装置的制造方法的剖面图。 图7是说明本发明实施方式的半导体装置的制造方法的剖面图。 图8是说明本发明实施方式的半导体装置的制造方法的剖面图。 图9是说明本发明实施方式的半导体装置的制造方法的剖面图。 图IO是说明本发明实施方式的半导体装置的制造方法的剖面图。 图11是说明本发明实施方式的半导体装置的制造方法的剖面图。 附图标记说明
1: P沟道型MOS晶体管；2: P型单晶硅衬底；3: N型外延层；5: P 型扩散层；8: N型扩散层；10: P型扩散层；11: P型扩散层；12:栅极 电极；13:栅极电极；15:多晶硅膜；16:鴒硅膜
具体实施例方式
以下，参照图1 ~图4详细说明本发明一实施方式的半导体装置。图1 是用于说明本发明实施方式的半导体装置的剖面图。图2是用于说明本实
施方式的半导体装置的剖面图。图3 (A)及(B)是用于说明本实施方式 的半导体装置的浓度曲线图。图4 (A)及(B)是说明本实施方式的半导 体装置用的杂质浓度斜度的图。
如图1所示，P沟道型MOS晶体管1主要由P型单晶硅衬底2、 N型 外延层3、 N型埋入扩散层4、 P型扩散层5、被用作漏极区域的P型扩散 层6、 7、被用作反向栅区域的N型扩散层8、 9、被用作源极区域的P型扩 散层10、 11、以及4册极电极12、 13构成。
N型外延层3在P型单晶硅衬底2上形成。另外，在本实施方式中， 表示在衬底2上形成有一层外延层3的情况，但不限于该情况。例如，也 可以在衬底上面层积有多层外延层。
N型埋入扩散层4遍及衬底2及外延层3两区域形成。如图所示，N 型埋入扩散层4遍及P沟道型MOS晶体管1的形成区域形成。
P型扩散层5在外延层3上形成。如图所示，P型扩散层5遍及P沟道 型MOS晶体管1的形成区域形成。
P型扩散层6、 7重叠在P型扩散层5上形成。通过该结构，P型扩散 层6、 7被用作为漏极区域。另外，P型扩散层6、 7可以在N型扩散层8 的周围形成一环状。
N型扩散层8重叠在P型扩散层5上形成。在N型扩散层8上重叠形 成有N型扩散层9。 N型扩散层8被用作为反向栅区域，N型扩散层9被用 作为反向栅引出区域。并且，位于栅极电极12、 13下方的N型扩散层8被 用作为沟道区域。
P型扩散层10、 11重叠在N型扩散层8上形成。P型扩散层10、 11 被用作为源极区域。N型扩散层9和P型扩散层10、 11与源极电极26连 接并成为同电位。另外，P型扩散层IO、 11也可以在N型扩散层9的周围 一环状地形成。
栅极电极12、 13在栅极氧化膜14上面形成。栅极电极12、 13例如通 过多晶硅膜15和钨硅膜16形成为所希望的膜厚。另外，栅极电极12、 13 也可以形成为一环状。LOCOS ( Local Oxidation of Silicon:硅的局部氧化)氧化膜17、 18、 19、 20通过LOCOS法形成在外延层3上。LOCOS氧化膜17、 18、 19、 20 的平坦部的膜厚例如为3000 ~ 4000 A左右。
绝缘层21形成在外延层3上面。绝缘层21通过BPSG(BoronPhospho Silicate Glass)膜、SOG ( Spin On Glass )膜等形成。并且，使用公知的光 刻技术例如通过使用了 CHF3或CF4类的气体的干式蚀刻，在绝缘层21上 形成有才妻触孔22、 23、 24。
在接触孔22、 23、 24上有选择地形成由例如Al - Si膜、Al - Si - Cu 膜、Al-Cu膜等构成的铝合金膜，形成漏极电极25、 27及源极电极26。 另外，漏极电极25、 27也可以在源极电极26的周围一环状地形成。另夕卜， 在图l所示的剖面中，向栅极电极12、 13配线的配线层未作图示，在其他 区域与配线层连接。
接着，使用图2 ~图4对MOS晶体管1的反向栅区域的结构及MOS 晶体管的特性进行说明。另外，图2所示的X轴表示从N型扩散层9向 LOCOS氧化膜19侧离开的距离(pm)。另一方面，Y轴表示从外延层3的 表面向深部离开的距离(pm)。另外，图3 (A)表示图2所示的剖面图的 A-A线方向的杂质浓度曲线。图3 (B)表示图2所示的剖面图的B-B线 方向的杂质浓度曲线。并且，B-B线方向的杂质浓度曲线在外延层3表面 附近。另外，图4 ( A)表示形成N型扩散层8时的加速电压为160 (keV) 时的N型扩散层8的杂质浓度斜度。图4 ( B )表示形成N型扩散层8时的 加速电压为80 (keV)时的N型扩散层8的杂质浓度斜度。
如图2所示，MOS晶体管1在N型外延层3上形成有P型扩散层5， 在P型扩散层5上形成有用作反向栅区域的N型扩散层8。在N型扩散层8 上形成有用作源极区域的P型扩散层11。如粗线所示，N型扩散层8和P 型扩散层11形成PN结区域28。并且，P型扩散层11从N型外延层3表面 扩散到0.3 ~ 0.4( (im )左右。N型扩散层8从N型外延层3表面扩散到1.2 -1.4 (,)左右。
在图3(A)中，实线表示形成N型扩散层8时的加速电压为160(keV) 时的杂质浓度曲线。虚线表示形成N型扩散层8时的加速电压为80 (keV) 时的杂质浓度曲线。
在实线所示的结构中，在自外延层3(参照图2 )表面离开0.2 ~ 0.3( pm)
左右的区域(实线和点划线交叉的区域)形成有PN结区域28 (参照图2)。
具体地，在实线所示的结构中，与点划线交叉的杂质浓度曲线的谷间 的区域为PN结区域28。这是由于，在PN结区域28, P型杂质浓度和N 型杂质浓度被校正并且形成杂质浓度的低浓度区域。PN结区域28的上方 为N型扩散层8 (参照图2)与P型扩散层11 (参照图2)重叠形成并且作 为P型扩散层11起作用的区域。而PN结区域28的下方为作为N型扩散 层8起作用的区域。即，PN结区域28的下方表示N型扩散层8的杂质浓 度曲线。如双点划线所示，N型扩散层8在PN结区域28的深部形成有杂 质浓度的峰值。并且，PN结区域28附近的N型扩散层8侧的杂质浓度为 9.69x1017 ( lcm2)左右。
另一方面，在虚线所示的结构中，与实线所示的结构相同，杂质浓度 曲线的谷间区域(自点划线稍稍靠双点划线侧的区域)为PN结区域28。 PN结区域28的下方是作为N型扩散层8起作用的区域。并且，在与双点 划线交叉的区域形成N型扩散层8的杂质浓度的峰值区域，杂质浓度为 4.44x1017 ( lcm2)左右。
另外，后文中对半导体装置的制造方进行详细说明，该杂质浓度的不 同是由于在实线的结构中，通过在栅极电极13上使用钨硅膜16,能够进 行基于高加速电压的离子注入，能够在外延层3深部形成杂质浓度的峰值。
在图3(B)中，实线表示形成N型扩散层8时的加速电压为160(keV) 时的杂质浓度曲线。虚线表示形成N型扩散层8时的加速电压为80 (keV) 时的杂质浓度曲线。
在实线的情况下，在自N型扩散层9(参照图2)的基准点离开1.6(pm) 左右的区域(与点划线交叉的区域)形成有PN结区域28 (参照图2)。
具体地，在实线所示的结构中，与点划线交叉的杂质浓度区域的谷间 区域为PN结区域28。这是由于，在PN结区域28中，P型杂质浓度和N 型杂质浓度被校正并形成杂质浓度的低浓度区域。并且，在比PN结区域 28靠N型扩散层9侧，N型扩散层8 (参照图2 )和P型扩散层11 (参照 图2)重叠形成，作为P型扩散层11起作用。另一方面，在比PN结区域 28靠LOCOS氧化膜19侧是作为N型扩散层8起作用的区域。即，比PN 结区域28靠LOCOS氧化膜19侧，表示N型扩散层8的杂质浓度曲线。如 图所示，为了实现MOS晶体管1的阈值(Vth)的适当值，沟道区域的N
型扩散层8的杂质浓度为l.OOxlO18 ( lcm2)左右。
另一方面，在虚线所示的结构中，与实线所示的结构同样，与点划线 交叉的杂质浓度曲线的谷间区域为PN结区域28。比PN结区域28靠LOCOS 氧化膜19侧为起N型扩散层8作用的区域。如图所示，为了实现MOS晶 体管1的阈值(Vth)的适当值，沟道区域的N型扩散层8的杂质浓度为 1.00x1018 ( lcm2)左右。
在图4 (A)及(B)中，4吏用实线、虚线、点划线、双点划线、三点 划线、四点划线表示杂质浓度的线。并且，通过使实线表示最高的杂质浓 度、四点划线表示最低的杂质浓度，图示N型扩散层9的浓度斜度。另夕卜， 在图4(A)及(B)中，点划线表示杂质浓度为1.0xl018 (lcm2)的线。另. 外，圆标记所示的区域表示在MOS晶体管1中容易引起漏极-源极区域间 的击穿的区域。
如图4 (A)所示，在形成N型扩散层8时的加速电压为160 (keV) 的情况下，在圆标记所示的区域，如点划线所示，杂质浓度为1.0x1018( lcm2) 的区域从PN接区域28配置到N型扩散层9侧。另一方面，如图4(B)所 示，在形成N型扩散层8时的加速电压为80 (keV)的情况下，在圆标记 所示的区域，如点划线所示，1.0x1018 ( lcm2)的杂质浓度区域配置在P型 扩散层11侧即PN结区域28的内侧。即，通过利用高加速电压形成N型扩 散层，能够使容易引起击穿的区域中的杂质浓度为高浓度。
如上所述，在形成N型扩散层8时，在N型外延层3深部具有杂质浓 度峰值地进行离子注入并热扩散。具体地，在图4(A)中，点划线所示的 1.0xl018 (lcm2)的杂质浓度的线从PN结区域28形成到深部。由此，N型 扩散层8能够提高N型外延层3深部的杂质浓度，并且可使沟道区域的杂 质浓度为所希望的值。即，如图4 (A)及(B)所示，通过利用高加速电 压形成N型扩散层8， MOS晶体管1成为不易引起漏极-源极间的击穿的 结构。结果，能够提高MOS晶体管1的耐击穿电压，并且可降低MOS晶 体管1的阈值或导通电阻值。例如，形成N型扩散层8时的加速电压为160 (keV)的情况，与加速电压为80 (keV)的情况相比，能够将阈值降低约 0.3 (V)左右，可将导通电阻值降低约1.7 ( % )左右。
另外，如图所示，为了实现MOS晶体管1的阈值(Vth)的适当值， 设计N型扩散层8的形成条件、例如杂质浓度曲线、扩散深度等。结果，
如图4 ( A)及(B)所示，在形成N型扩散层8时的加速电压改变时，沟 道区域的N型扩散层8的杂质浓度曲线也大致相等。
即，为了提高MOS晶体管1的漏极-源极间的耐击穿电压，通过设计 N型扩散层8的杂质浓度曲线，N型扩散层8侧的PN结区域28附近的杂 质浓度比(A-A线方向/B-B线方向)在实线情况下为0.96倍左右，在虚 线的情况下为0.44倍左右。在本实施方式中，使上述杂质浓度比为0.8倍 以上而形成N型扩散层8，由此可使MOS晶体管1的漏极-源极间的耐击 穿电压提高，能够提高MOS晶体管的耐破坏能力。
另外，在本实施方式中，对栅极电极12、 13为多晶硅膜15和钨硅膜 16的层积结构的情况进行了说明，但不限于该情况。例如，在形成P型扩 散层5的离子注入工序时，只要具有杂质不穿通栅极电极12、 13的厚度即 可，也可以为多晶硅膜或钨硅膜的单层结构。除此之外，在不脱离本发明 主旨的范围中，可以进行各种变更。
接着，参照图5~图11对本发明一实施方式的半导体装置的制造方法 进行详细地说明。图5~图11是用于说明本实施方式的半导体装置的制造 方法的剖面图。另外，图5~图11对图1所示的半导体装置的制造方法进 行说明。
首先，如图5所示，准备P型单晶硅衬底2。在衬底2上形成氧化硅膜 30,在N型埋入扩散层4的形成区域上形成开口部而有选择地去除氧化硅 膜30。并且，使用氧化硅膜30作为掩模，在衬底2的表面通过旋转涂敷法 涂敷含N型杂质、例如锑(Sb)的液浆31。之后，在将锑(Sb)热扩散并 且形成N型埋入扩散层4之后，去除氧化硅膜30及液浆31 。
接着，如图6所示，在衬底2上形成氧化硅膜32，在氧化硅膜32上形 成光致抗蚀剂33。并且，使用公知的光刻技术，在形成P型埋入扩散层34、 35的区域上的光致抗蚀剂33上形成开口部。然后，乂人衬底2的表面以40~ 180 (keV)的加速电压、1.0x1013 ~ 1.0x1016 (/cm2)的导入量离子注入P 型杂质、例如硼(B)。并且，在将光致抗蚀剂33去除并且热扩散、形成P 型埋入扩散层34、 35之后，将氧化硅膜32去除。
接着，如图7所示，在气相外延生长装置的基座上配置衬底2，在衬底 2上形成N型外延层3。气相外延生长装置主要由气体供给系统、反应炉、 排气系统、控制系统构成。在本实施方式中，通过使用纵型的反应炉能够 使外延层的膜厚均匀性提高。通过该外延层3的形成工序中的热处理，N
型埋入扩散层4以及P型埋入扩散层34、 35被热扩散。
接着，使用公知的光刻技术，在外延层3上形成P型扩散层36、 37。 并且，在外延层3上形成氧化硅膜38,在氧化硅膜38上形成光致抗蚀剂 39。使用公知的光刻技术，在形成P型扩散层5的区域上的光致抗蚀剂39 上形成开口部。然后，从外延层3的表面以40~ 180 (keV)的加速电压、 l.OxlO13-1.0xl016(/cm2)的导入量离子注入P型杂质、例如硼(B)。并且， 将光致抗蚀剂39去除并热扩散，形成P型扩散层5,然后将氧化硅膜38去 除。
接着，如图8所示，在外延层3所希望的区域形成LOCOS氧化膜17、 18、 19、 20。在外延层3上将用作栅极氧化膜14的氧化硅膜形成例如100 ~ 200 (A)左右。并且，在氧化硅膜上将多晶硅膜15形成例如1000-2000 (A )左右之后，在多晶硅膜15上将鴒硅膜16形成例如2000 ~ 3000 ( A ) 左右。然后，使用公知的光刻技术，将多晶硅膜15及钨硅膜16有选择地 去除，形成对册极电4及12、 13。
接着，在被用作为栅极氧化膜14的氧化硅膜上形成光致抗蚀剂40。使 用公知的光刻技术，在形成N型扩散层8的区域上的光致抗蚀剂40上形成 开口.部。并且，从外延层3的表面以90~ 160(keV)的加速电压、1.0xl014~ 1.0xl016 (/cm2)的导入量离子注入N型杂质、例如磷(P)。然后，将光致 抗蚀剂40去除并热扩散，形成N型扩散层8。
此时，N型扩散层8将栅极电极12、 13用作掩模并通过自调整技术形 成。如上所述，通过使鴒硅膜16的膜厚为2000-3000 (A)左右，能够防 止在自光致抗蚀剂40的开口部露出的栅极电极12、 13的下方注入磷(P)。 并且，N型扩散层8相对于栅极电极12、 13位置精度良好地形成。
接着，如图9所示，在用作栅极氧化膜14的氧化硅膜上形成光致抗蚀 剂41 。使用公知的光刻技术，在形成N型扩散层9的区域上的光致抗蚀剂 41上形成开口部。并且，从外延层3的表面以90-110 (keV)的加速电压、 1.0xl0" 1.0x1016 (/cm2)的导入量离子注入N型杂质、例如磷(P)。然 后，将光致抗蚀剂41去除并热扩散，形成N型扩散层9。
接着，如图10所示，在用作栅极氧化膜14的氧化硅膜上形成光致抗 蚀剂42。使用公知的光刻技术，在形成P型扩散层6、 7、 10、 ll的区域上
的光致抗蚀剂42上形成开口部。并且，从外延层3的表面以50~70(keV) 的加速电压、l.OxlO14-1.0x1016 (/cm2)的导入量离子注入P型杂质、例如 硼(B)。然后，将光致抗蚀剂42去除并热扩散，形成P型扩散层6、 7、 10、 11。
此时，位于P型扩散层6、 7相对侧的P型扩散层10、 ll将栅极电极 12、 13利用作掩模，并通过自调整技术形成。如上所述，通过将鵠硅膜16 的膜厚形成为2000-3000 (A)左右，可防止在自光致抗蚀剂42的开口部 露出的栅极电极12、 13的下方离子注入硼(B)。并且，能够使P型扩散层 10、 11相对于栅极电极12、 13的位置精度良好。
通过该制造方法，作为反向栅区域的N型扩散层8及作为源极区域的 P型扩散IO、 11相对栅极电极12、 13位置精度良好地形成。通过该制造方 法，利用作为反向栅区域的N型扩散层8能够使MOS晶体管1的漏极- 源 极间的耐击穿电压提高。另外，在形成N型扩散层8及P型扩散层10、 11 时，也不考虑掩模偏移，并位置精度良好地形成各自的扩散层。其结果， 能够缩小MOS晶体管1的器件尺寸，可降低MOS晶体管1单位面积的导 通电阻值。
接着，如图11所示，在外延层3上，作为绝^^层21例如沉积BPSG (Boron Phospho Silicate Glass )膜、SOG ( Spin On Glass )膜等。并且，使 用公知的光刻技术，例如通过使用有CHF3或CF4类的气体的干式蚀刻，在 绝缘层21上形成接触孔22、 23、 24。在接触孔22、 23、 24中有选4,地形 成例如由Al-Si膜、Al-Si-Cu膜、A卜Cu膜等构成的铝合金膜，形成 漏极电极25 、 26及源极电极26。
另外，在本实施方式中，对栅极电极12、 13由多晶硅膜和鴒硅膜双层 结构形成的情况进行了说明，但不限于该情况。栅极电极例如也可以由多 晶硅膜或鴒硅膜单层结构形成。此时，多晶硅膜或钨硅膜也只要具有离子 注入的磷(P)及硼(B)不穿透的膜厚即可。除此之外，在不脱离本发明 主旨的范围中可进行各种变更。
权利要求
1.一种半导体装置，具有半导体层、形成于所述半导体层上的漏极区域、源极区域及反向栅区域、形成于所述半导体层上面的栅极氧化膜、形成于所述栅极氧化膜上的栅极电极，其特征在于，在所述半导体层，遍及所述漏极区域以及所述反向栅区域的形成区域形成一导电型第一扩散层，在所述一导电型第一扩散层上形成构成所述反向栅区域的逆导电型扩散层，在所述逆导电型扩散层上形成构成所述源极区域的一导电型第二扩散层，所述逆导电型扩散层的杂质浓度峰值形成在比所述逆导电型扩散层与所述一导电型第二扩散层的结区域更深的所述一导电型第一扩散层的深部。
2. 如权利要求1所述的半导体装置，其特征在于，所述逆导电型扩散 层在所述结区域附近的杂质浓度为在所述一导电型第二扩散层底面附近 的杂质浓度为在所述一导电型第二扩散层的表面附近杂质浓度的0.8倍以 上。
3. 如权利要求1所述的半导体装置，其特征在于，所述栅极电极由多 晶膜和鴒硅膜形成，所述鸽硅膜的膜厚比所述多晶硅膜的膜厚厚。
4. 一种半导体装置的制造方法，其特征在于，包括如下的工序 在半导体层上形成一导电型第一扩散层，在所述半导体层上形成有栅极氧化膜以及栅极电极，然后，通过使用所述栅极电极的自调整技术，在 所述一导电型第一扩散层上形成构成反向栅区域的逆导电型扩散层；以重叠在所述逆导电型扩散层上的方式形成构成源极区域的一导电型 第二扩散层，在所述一导电型第一扩散层上形成构成漏极区域的一导电型 第三扩散层，在形成所述逆导电型扩散层的工序中，将所述逆导电型扩散层的杂质 浓度的峰值形成在比所述逆导电型扩散层与所述一导电型第二扩散层的结 区域更深的所述一导电型第 一扩散层的深部。
5. 如权利要求4所述的半导体装置的制造方法，其特征在于，在形成 所述逆导电型扩散层的工序中，具有加速电压为80- 160 (keV)的离子注 入工序。
6.如权利要求4所述的半导体装置的制造方法，其特征在于，在形成 所述栅极电极的工序中，在多晶硅膜上沉积鴒硅膜，使所述鴒硅膜的膜厚 比所述多晶硅膜的膜厚厚。
全文摘要
本发明提供一种半导体装置及其制造方法。在以往的半导体装置中，具有由于漏极-源极间的耐击穿电压的降低而难以得到所希望的耐压特性的问题。本发明的半导体装置中，在N型外延层(3)上形成有P型扩散层(5)。在P型扩散层(5)上形成有作为反向栅区域的N型扩散层(8)。N型扩散层(8)通过使用了漏极电极(12、13)的自调整技术形成。通过该构成，能够使作为源极区域的P型扩散层(10、11)附近的N型扩散层(8)的杂质浓度成为高浓度。并且，可提高漏极-源极间的耐击穿电压，实现MOS晶体管(1)的希望耐压特性。
文档编号H01L29/36GK101097960SQ200710126348
公开日2008年1月2日 申请日期2007年6月29日 优先权日2006年6月29日
发明者佐藤喜规, 神田良, 高桥严 申请人:三洋电机株式会社