专利名称：绝缘栅型半导体装置的制作方法
技术领域：
本发明涉及一种绝缘栅型半导体装置，特别涉及使VDSS耐压特性稳定 化、提高可靠性的绝缘栅型半导体装置。
背景技术：
在以往的绝缘栅型半导体装置中，众所周知有将进行主动作的晶体管及 进行该晶体管的电流检出等的传感用晶体管集成于一片芯片的绝缘栅型半 导体装置(例如参照专利文献1 )。
图5是表示作为以往的绝缘栅型半导体装置的一例的沟槽结构的 MOSFET的平面图。另外，图5中，省略源极电极、栅极焊盘电极等金属电 极层及层间绝缘膜。
如图5所示，MOSFET的芯片为将配置进行主动作的MOS晶体管35m 的动作部41，与配置传感用的MOS晶体管35s的传感部42集成于一片芯 片上。动作部41与传感部42在各自的沟道区域33、 34上以规定间隔分开。
半导体基板30为在n+型硅半导体基板上将n-半导体层层积等而作为漏 极区域的结构。p型沟道区域33、 34设于n-型半导体层的表面。在沟道区 域33、 34上设有沟槽,在沟槽内以绝缘膜覆盖、埋设栅极电极，将MOS晶 体管35m、 35s配置为例如招4册形状。各个沟道区域33、 34的MOS晶体管 35m、 35s为相同结构。
驱动传感部42的栅极电极经多晶硅等栅极连结电极36与动作部41的 栅极电极连接。动作部41的例如一个边角部的基板表面上设有栅极焊盘电 极(未图示)，与栅极连结电极36相连接。
即，动作部41与传感部42的MOS晶体管35m、 35s被同时驱动，由 传感部42检出电流，由此对动作部31的过电流等异常情况进行监视、控制。
专利文献1(日本)特开2002-314086号公报
以往的MOSFET中，在一片芯片上集成动作部41和传感部42的情况 下，如图5所示，将沟道区域33、 34分割、构成MOS晶体管35m、 35s,
与一个栅极电极连接。
传感部42，例如芯片的边角部等，沿芯片的外周端配置。即，设有传感
部42的情况下，动作部41 (的沟道区域33 )的外周形状沿传感部42 (的沟 道区域34)的形状，成为至少有六个以上边角部的形状。
进而，在这种情况下，为确保规定的漏极-源极间击穿电压(以下称VDSS 击穿电压)，分别在沟道区域33、 34上，X1 X6点、Z1 Z4点的各边角部的 曲率均一，在施加反向电压时，自沟道区域33、 34分别向外侧扩展的耗尽 层的曲率大致均一。
另外，在X点和Z点的图形作为凸部的情况下，作为凹部的Y点与凸 部比较，由于耗尽层充分扩展，作为VDSS击穿电压，为有利的图形。即， Y点的曲率对VDSS击穿电压几乎没'有影响，仅考虑X点和Z点即可。
在此，例如在阴影区域，在动作部41和传感部42接近到自动作部41 扩展的耗尽层与自传感部42扩展的耗尽层夹断的程度的情况下，芯片的击 穿电压受X1点、Z2点、X4点、X5点、X6点的曲率的影响。即，只要至 少使X1点、Z2点、X4点、X5点、X6点的曲率均一化，在理论上，作为 芯片整体，向外侧扩展的耗尽层大致均一，击穿电压不会恶化。
作为动作部41与传感部42的晶体管为相同结构，如图5所示的分立芯 片，测定动作部41和传感部42的情况下，对它们施加的栅极-源极间电压、 以及漏才及-源才及间电压均一。
但是，在实际应用中，例如仅在传感部42上，在芯片的外部连接电流 检出电阻，由控制IC检出动作部41的电流。为此，在动作部41和传感部 42 ，施加的栅极-源极间电压及漏极-源极间电压不同。
因此，即使例如沟道区域33的XI点与沟道区域34的Z2点的曲率均 一，由于施加于动作部41与传感部42的漏极-源极间电压不同，存在X1 点和Z2点扩展的耗尽层产生不均匀，从而VDSS击穿电压不均匀的问题。
另一方面，阴影部分中，在施加反向电压时，在以自动作部41和传感 部42扩展的耗尽层不夹断的程度两者分开配置的情况下，使成为各边角部 的XI点 X6点和Z1点 Z4点的曲率全部均一，则能够得到芯片整体稳定 的VDSS击穿电压。
但是，在这种情况下，为了使动作部41和传感部42之间(阴影区域) 充分分开，而且，在各自的边角部得到规定的击穿电压，需要使曲率充分减
小。因此，出现MOS晶体管35m、 35s的配置面积(元件数)变小的问题。
发明内容
本发明鉴于以上问题而作出，其第一方面这样解决上述问题绝缘栅型 半导体装置，具有 一导电型半导体层，设于该半导体层表面的第一动作部， 设于所述半导体层表面、比所述第一动作部面积小的第二动作部，设于所述 第 一动作部的逆导电型第 一沟道区域及第 一 晶体管，设于所述第二动作部的
逆导电型第二沟道区域及第二晶体管；在所述第二动作部的周围配置所述第 一动作部。
本发明的第二方面这样解决上述问题绝缘栅型半导体装置，具有一 导电型半导体基板，设于该基板上的一导电型半导体层，设于该半导体层表 面的第一动作部，离开该第一动作部、设于所述半导体层表面、且比所述第 一动作部面积小的第二动作部，设于所述第一动作部的逆导电型第一沟道区 域，设于所述第一动作部的绝缘栅型第一晶体管，设于所述第二动作部的逆 导电型第二沟道区域，设于所述第二动作部的绝缘栅型第二晶体管；所述第 二动作部的外周^L第一动作部完全包围。
图l是本发明的半导体装置的平面图2是本发明的半导体装置的电路图3 (A) ~ (B)是本发明的半导体装置的剖面图;
图4是本发明的半导体装置的剖面图5是以往的半导体装置的平面图。
附图标i己
1 n+型硅半导体基板
2 n-型半导体层
3 第一沟道区域
4 第二沟道区域
5 沟槽
6 栅极绝缘膜
7 栅极电极 8源极区域
9体区
10半导体基板
11层间绝缘膜
15m、15sMOS晶
164册才及配线
17源极电极
19漏极电极
21动作部
22传感部
234册才及连结电核_
24栅极焊盘形成区域
25护圈
26n +型杂质
27屏蔽金属
30半导体基板
33、 34 沟道区域 35m、 35sMOS晶体管 36 栅极连结电极
41 动作部
42 传感部
具体实施例方式
作为绝缘栅极型半导体装置的一例，以n沟道型的沟槽结构的MOSFET 为例，参照图1至图4对本发明的实施方式进行详细说明。
图1表示本发明的实施方式的MOSFET芯片的平面图。另外，在图1 中，省略了层间绝缘膜、金属电极层(源极电极、栅极焊盘电极、栅极配线)。
本发明的MOSFET100具有n型半导体层2、第一动作部21、第二动作 部22、第一沟道区域3、第二沟道区域4、第一晶体管15m、第二晶体管15s。
在n +型硅半导体基板上层积n-型半导体层(在此，均未图示)，作为 漏极区域。n-型半导体层为例如外延层。
第一动作部21为配置有进行主动作的多个第一晶体管15m的区域。另 一方面，第二动作部22比第一动作部21面积小，为配置有进行第一晶体管 15m的传感的少数几个第二晶体管15s的区域。
在图1中省略了详细图示，但第一晶体管15m及第二晶体管15s在第一 动作部21、第二动作部22上以均等的间距配置。另外，在第二动作部22 上也需要设置源极电极，进行引线接合。即，在第二动作部22中，虽然实 际配置第二晶体管15s的区域非常微小，但至少确保引线接合所需要的面积。 第一晶体管15m及第二晶体管15s为相同结构，同时动作。进而通过控制IC 检出第二晶体管15s的电流，而对第一晶体管15m的状态进行监视、控制。 在本实施方式中，以下将第一动作部21、第二动作部22分别称为动作部21、 传感部22。
动作部21及传感部22的n-型半导体层表面上，分别设有相应的第一 沟道区域3、第二沟道区域4。本实施方式的第一沟道区域3及第二沟道区 域4，分别为例如在n -型半导体表面进行p型杂质注入并扩散等的一个连 续的扩散区域。进而，第一沟道区域3及第二沟道区域4，在向第一晶体管 15m及第二晶体管15s施加反向电压时、间隔向n-型半导体层2扩展的耗 尽层相连的距离d而配置。
另外，在本实施方式中，第一沟道区域3和动作部21以及第二沟道区 域4和传感部22在基板表面(图1)的图形(平面图形) 一致。即，动作部 21端部为第 一沟道区域3的端部，传感部22的端部为第二沟道区域4的端 部。
动作部21 (第一沟道区域3)及传感部22 (第二沟道区域4)的周围延 伸的栅极连结电极23由多晶硅等设置，与动作部21及传感部22的栅极电 极(在此，未图示)共通连接。栅极连结电极23延伸至动作部21之外的栅 极焊盘形成区域24，在棚4及焊盘形成区域24的n-型半导体层2上方，与 经由绝缘膜设置的栅极焊盘电极(未图示)相连接。
由此，动作部21及传感部22上，在相同时刻施加相同的栅极电压。 图2为表示图1的MOSFET的使用例的电路图。本实施方式的MOSFET 为将动作部21与配置有用于检测动作部电流的晶体管的传感部22集成于一 片芯片的结构。传感部22及动作部21通过在相同时刻施加的相同的栅极电 压而同时动作。
传感部22的MOS晶体管15s和动作部21的MOS晶体管15m如图所 示与漏极D共通连接，源极S分别经由负载L接地。传感部22的源极S与 负载L间连接电阻R。通过测定例如电阻R两端的电压降，^r出流向传感部 MOS晶体管15s的电流。动作部21的MOS晶体管15m与传感部的MOS 晶体管为相同结构，因此，通过测定传感部22而4企知动作部21的过电流等。 传感部22及动作部21的栅极G与未图示的控制IC等连接，由传感部22 检出过电流等的异常情况下，通过控制IC对动作部21的MOS晶体管15m (对传感部22的MOS晶体管15s也同样)进行控制。
这样的应用中使用的MOSFET中，动作部21和传感部22上，耗尽层 的扩展有时有不均一的情况。即，动作部21与传感部22集成于一片芯片的 MOSFET的情况下，作为分立的芯片测定，则动作部21与传感部22上施加 的漏极-源极间电压以及栅极-源极间电压相等。但是，在应用中，若如上 所述仅在传感部22上连接用于电流^r出的电阻R，则会有传感部22与动作 部21上施加的漏极-源极间电压不同，传感部22与动作部21上耗尽层的 扩展不均一的情况。
但是，在本实施方式中，即使在这样的情况下，作为芯片的最外周为各 边角部的曲率均一的第一沟道区域。因此，作为芯片能够使VDSS击穿电压 稳定。另外，第一沟道区域3和第二沟道区域4以施加反向电压时耗尽层夹 断程度的距离配置。因此，自传感部22扩展的耗尽层四边都与自动作部21 扩展的耗尽层夹断。因此，作为传感部也能够使VDSS击穿电压稳定。
图3为图1的MOSFET100的剖面图，图3 ( A)为图1的g-g线剖面图、 图3 (B)为图1的h-h线剖面图。
参照图3， n +型硅半导体基板1上层积n-型半导体层2等，设置漏极 区域。n-型半导体层2的表面上，设置分别对应于动作部21及传感部22 的p型第一沟道区域3、第二沟道区域4。第一沟道区域3、第二沟道区域4 以在施加反向电压时自两者扩展的耗尽层夹断的距离d而分开。
沟槽5贯通第一沟道区域3及第二沟道区域4，具有到达n-型半导体 层2的深度。设置栅极电极7,其将沟槽5的内壁由栅极绝缘膜(例如氧化 月莫)6覆盖，在沟槽5内填充多晶硅。栅极电极7经由设置于动作部21及传 感部22周围的绝缘膜6'上的栅极连结电极23与栅极焊盘电极连接。
与沟槽5邻接的第一沟道区域3、第二沟道区域4的表面，形成n +型
源极区域8，相邻的源极区域8之间的第一沟道区域3、第二沟道区域4的 表面设有p +型的体区9。
覆盖栅极电极7、设置由BPSG ( Boron phosphorus Silicate Glass:硼磷 硅玻璃)膜等构成的层间绝缘膜11,源极电极17经由设于层间绝缘膜11上 的接触孔CH与源极区域8及体区9接触。
另夕卜，第一栅极区域3的外周的n-型半导体层2的表面上，根据需要， 设置扩散p+型杂质的护圈25。进而，在芯片最外周的n-型半导体层2的 表面上，设置有n+型杂质区域26,其一部分与屏蔽金属(V—少K乂夕AO 27接触(参照图3 (B))。
源极电极17邻接栅极焊盘形成区域24 (参照图1)而设置。4册极焊盘 形成区域24上设置的栅极焊盘电极(未图示)由与源极电极17相同的金属 电极层构成。动作部21和传感部22的源极电才及17分开，分别与MOS晶体 管15m、 15s电连接。
包围第一沟道区域3的栅极连结电极23上，设有与此重叠的环状4册极 配线16。进而，在基板l的背面，通过金属蒸镀等设置漏极电极19。
图4为将图1的i-i线的剖面上的第一沟道区域3和第二沟道区域4示 意表示的图。虽然省略图示，但第一沟道区域3及第二沟道区域4上分别设 置MOS晶体管15m、 15s。
第一沟道区域3和第二沟道区域4，以相距施加反向电压时、自两者扩 展的耗尽层夹断的距离d而配置。因此，A点和B点的曲率不需要相等。另 外，A点作为凸部的情况下、作为凹部的与第二沟道区域4相对的第一沟道 区域3，为与A点比较耗尽层充分扩展的图形。即，在C点上只要四个边角 部的曲率均一，则C点的曲率对VDSS击穿电压几乎没有影响，在此，不需 要考虑。
即，通过将第一沟道区域3和第二沟道区域4之间(图l的阴影区域) 耗尽层夹断的距离为d，可以令芯片100的外周端向外侧扩展的耗尽层成为 VDSS击穿电压的主要设计因素。
进而，如图1所示，本实施方式的第二沟道区域4 (传感部22)，其外 周四边被第一沟道区域3 (动作部21)完全包围。
由此，作为MOSFET 100的芯片，可以将决定VDSS击穿电压的芯片的 最外周的沟道区域仅作为第一沟道区域3。因此，芯片的VDSS击穿电压只要仅考虑第一沟道区域的端部的图形即可，进行稳定的VDSS击穿电压的设
计变得更加容易。
另外，通过将第二沟道区域4配置于第一沟道区域3内部，第一沟道区 域3的外侧端部的图形成为具有四个边角部(A点)的矩形。而且，各边角 部不是完全的直角、而具有规定的曲率，各A点的边角部的曲率均一。
进而，第二沟道区域4的外侧端部的图形也是具有四个边角部(B点) 的矩形。而且，各边角部不完全是直角、而是具有规定的曲率，各B点的边 角部的曲率均一。
即，本实施方式中，施加反向电压时，自第一沟道区域3的外周端向n -型半导体层扩展的耗尽层在四个边角部(A点)大致为均一。因此，作为 芯片整体能够4吏VDSS耐压特性稳定。
进而如上所述，用于图2所示的应用中的情况下，向动作部21和传感 部22施加的漏极-源极间电压有可能不均一。但是，在本实施方式中，芯 片的VDSS击穿电压在第一沟道区域3的具有均一曲率的四个边角部(A点) 能够控制，因此，能够得到稳定的VDSS击穿电压。
以上，对本实施方式的n沟道型MOSFET进行了说明，在使导电型相 反的p沟道型MOSFET中，也能得到相同的效果。进而，不仅局限于沟槽 结构的MOSFET中，在n -型半导体层2的表面上经由栅极绝缘膜6配置栅 极电极7的平面结构的MOSFET中，也能够同样实施。
根据本发明，具有传感部和动作部的MOSFET中，可以使决定VDSS 击穿电压的芯片最外周的沟道区域仅为第一沟道区域。因此，芯片的VDSS 击穿电压仅考虑第一沟道区域的端部的图形即可，容易设计稳定的VDSS击 穿电压。
第二方面，由于使第一沟道区域成为矩形，能够使第一沟道区域最外周 的各边角部的曲率均一。由此，芯片的最外周的各边角部的耗尽层能够大致 均一地扩展，VDSS击穿电压的特性稳定，能够提高可靠性。
第三方面，即使在传感部和动作部的耗尽层的扩展不均一的情况下，作 为芯片能够使VDSS击穿电压稳定。即，第一沟道区域和第二沟道区域，以 施加反向电压时耗尽层夹断的程度的距离配置。将传感部和动作部集成于一 片芯片的绝缘栅极型半导体装置的情况下，即使作为分立的芯片性能相同， 在应用中由于传感部上连接电流检出电阻等，存在施加于传感部和动作部的
漏极-源极间电压不同，传感部和动作部的耗尽层扩展不均匀的情况。但是， 在本实施方式中，即使在这样的情况下，作为芯片的最外周为各边角部的曲
率均一的第一沟道区域。因此，作为芯片能够使VDSS击穿电压稳定。另夕卜， 感部也能够使VDSS击穿电压稳定。
权利要求
1.一种绝缘栅型半导体装置，其特征在于，具有一导电型半导体层，设于该半导体层表面的第一动作部，设于所述半导体层表面、比所述第一动作部面积小的第二动作部，设于所述第一动作部的逆导电型第一沟道区域及第一晶体管，设于所述第二动作部的逆导电型第二沟道区域及第二晶体管；在所述第二动作部的周围配置所述第一动作部。
2. —种绝缘^f册型半导体装置，其特征在于，具有 一导电型半导体基板，设于该基板上的一导电型半导体层， 设于该半导体层表面的第 一动作部，离开该第一动作部、设于所述半导体层表面、且比所述第一动作部面积 小的第二动作部，设于所述第 一动作部的逆导电型第 一沟道区域， 设于所述第一动作部的绝缘栅型第一晶体管， 设于所述第二动作部的逆导电型第二沟道区域， 设于所述第二动作部的绝缘栅型第二晶体管； 所述第二动作部的外周被所述第 一动作部完全包围。
3. 如权利要求l或2所述的绝缘栅型半导体装置，其特征在于， 所述第一动作部中，所述第一沟道区域配置成矩形，该矩形的各边角部的曲率均一。
4. 如权利要求1或2所述的绝缘栅型半导体装置，其特征在于， 所述第二沟道区域配置成矩形，该矩形的各边角部的曲率均一。
5. 如权利要求1或2所述的绝缘栅型半导体装置，其特征在于， 所述第一沟道区域与所述第二沟道区域，以向所述第一晶体管及所述第二晶体管施加反向电压时、在所述半导体层扩展的耗尽层相连的距离，分开
6. 如权利要求1或2所述的绝缘栅型半导体装置，其特征在于， 所述第一晶体管及所述第二晶体管，其各自的栅极电极共通连接。
7.如权利要求1或2所述的绝缘栅型半导体装置，其特征在于， 所述第二晶体管为用于检出所述第 一 晶体管的电流的晶体管。
全文摘要
本发明涉及一种绝缘栅型半导体装置。在将动作部的动作检出的传感部集成于同一芯片的MOSFET中，以往，将传感部配设于芯片边角部，与传感部邻接的动作部的沟道区域存在其设计规则不均一，VDSS耐压特性不稳定的问题。本发明将传感部以其外周全部被动作部包围的方式而配置于动作部的内部。这样，影响VDSS耐压的动作部的沟道区域外周端成为矩形，四个边角部的设计规则能够均一化。因此，在施加反向电压时，扩展到动作部的沟道区域外周端的边角部的耗尽层也大致均一化，能够得到稳定的VDSS耐压特性。
文档编号H01L27/088GK101097921SQ20071012739
公开日2008年1月2日 申请日期2007年7月2日 优先权日2006年6月30日
发明者吉村充弘, 猪股宽子 申请人:三洋电机株式会社