专利名称：半导体结构及其布局方法
技术领域：
本发明有关于一种半导体结构，且特别是有关于一种半导体结构的功率 /接地源连接，和其布局方法。
背景技术：
图1为一示意图，揭示传统的数字电路的接续针脚连接io。传统的接续
针脚连接10耦接于一数字逻辑块11和一电源供给母线12间，以提供功率 来源至数字逻辑块11。传统数字电路的接续针脚连接10以0.18pm世代的 1P6M的半导体制造工艺制作，因此，数字逻辑块11的电源供给母线12和 电源供给轨13间的层(金属)中，会存在一些信号路径。换言之，在此范例中， 电源供给母线12包括0.18//m世代1P6M半导体制造工艺的第6金属(M6) 区，电源供给轨13包括0.18pm世代1P6M半导体制造工艺的第1金属(M1) 区，信号路径可包括0.18^m世代lP6M半导体制造工艺的第2金属(M2)区、 第3金属(M3)区、第4金属(M4)区和第5金属(M5)区，如图1所示。传统的 接续针脚连接10包括Ml区14、 M2区15、 M3区16、 M4区17、 M5区18、 M6区19、第一连接信道20、第二连接信道21、第三连接信道22、第四连 接信道23和第五连接信道24。如图1所示，数字电路的信号路径还包括复 数个信号路径112a-112e。
在图1所示的传统结构中，电源供给母线12所提供的供给源仅可使用 接续针脚连接10供给功率，或接地电压至数字逻辑块ll。当数字逻辑块ll 需要功率源提供相对高的电流时，流经接续针脚连接10的电流可能会产生 电子迁移效应(electronic migration effect)。甚至，由于数字逻辑块11和电源 供给母线12间，只有一接续针脚连接10，数字逻辑块11和电源供给母线12间的电压降落(IR-drop)会相当大，因此，数字逻辑块11的电源供给轨13 产生过度电压供应，导致数字逻辑块ll故障。
发明内容
根据上述问题，本发明揭示一半导体结构，于供给/接地源和目标逻辑块 (例如数字逻辑块)间，包括额外连接路径。
本发明提供一种半导体结构，包括一电源供给母线(supply trunk)， 及一电源供给轨(supply rail)，其中电源供给母线和电源供给轨间的导 电通路包括至少两个弯曲点(turning points)。
本发明提供一种半导体结构，包括一第一导电层、 一第二导电层、 一第 三导电层、 一第一连接信道和一第二连接信道，其中第一连接信道耦接于第 一导电层和第二导电层间，第二连接信道耦接于第二导电层和第三导电层 间。第一连接信道不对准第二连接信道，且第一连接信道和第二连接信道形 成一电源供给网络的部份。
本发明提供一种半导体结构的布局方法。首先，提供一包括复数个导电 层的预备电路布局。后续，于两个导电层间加入至少一连接信道，其中连接 信道形成一供给电压的部份导电通路。
本发明提供一种半导体结构的布局方法。首先，提供一包括复数个导电 层的预备电路布局，其中一电源供给母线定义于导电层的一导电层上， 一电 源供给轨定义于导电层的另一导电层上，并于电源供给母线和电源供给轨 间，加入至少一接续针脚。
本发明，于供给/接地源和目标逻辑块(例如数字逻辑块)间，包括额外连 接路径，从而减少目标逻辑块的故障。
图l为一示意图，揭示传统的数字电路的接续针脚连接。 图2显示本发明一实施例半导体结构的示意图。
图3揭示本发明一实施例图2的半导体结构的布局方法。
图4显示一预备电路布局定义的导电层的上视图。
图5显示半导体结构导电层的上视图，揭示包括新定义导电区的布局。
图6显示半导体结构导电层的上视图，揭示包括新定义连接信道的布局。
图7显示部份的图6半导体结构。
图8A和图8B为简化的示意图，显示不同半导体结构中导电通路的变
主要组件符号说明
10 续针脚连接；11 数字逻辑块；
12 电源供给母线；13 电源供给轨；
14~第1金属区/Ml区；15 第2金属区/M2区
16 第3金属区/M3区；17 第4金属区/M4区
18 第5金属区/M5区；19 第6金属区/M6区
20 第一连接信道；21 第二连接信道；
22 第三连接信道；23 第四连接信道；
24 第五连接信道；100 半导体结构；
101 第一导电层；101a 第一导电区；
101b 第一导电区；102 第二导电层；
102a 第二导电区；102b 第二导电区；
103 第三导电层；103a 第三导电区；
103b 第三导电区；104 第四导电层；
104a 第四导电区；104b 第四导电区；
105 第五导电层；105a 第五导电区；
105b 第五导电区；106 第六导电层；
106a 第六导电区；106b ~第六导电区；
107 第一连接信道；107a 第一连接信道；
107b 第一连接信道；
108a 第二连接信道；
109 第三连接信道；
109b 第三连接信道；
110a 第四连接信道；
111 第五连接信道；
111b 第五连接信道；
112b 信号路径；
112d 信号路径；
120 数字逻辑块；
140 电源供给轨；
704 导电通路；
708~弯曲点；
802 导电通路；
806~弯曲点；
810 弯曲点；
814 导电通路；
818 弯曲点；
822 弯曲点；
1011 第一导电层方形区
1021-第二导电层方形区
1031-第三导电层方形区
1041 第四导电层方形区
1051-第五导电层方形区
1061-第六导电层方形区
108 第二连接信道；
108b 第二连接信道；
109a 第三连接信道；
110 第四连接信道；
110b 第四连接信道；
111a 第五连接信道；
112a 信号路径；
U2c 信号路径；
112e 信号路径；
130 电源供给母线；
702 导电通路；
706 弯曲点；
710~区域；
804 导电通路；
808 弯曲点；
812 弯曲点；
816 导电通路；
820~弯曲点；
824 弯曲点；
1012 第一导电层方形区; 1022 第二导电层方形区; 1032 第三导电层方形区; 1042 第四导电层方形区; 1052 第五导电层方形区; 1062 第六导电层方形区。
以下详细讨论本发明较佳实施例的制造和使用，然而，根据本发明的概 念，其可包括或运用于更广泛的技术范围。须注意的是，实施例仅用以揭示 本发明制造和使用的特定方法，并不用以限定本发明。
请参照图2(图2显示本发明一实施例半导体结构100的示意图)，此实 施例显示电源供给母线130和至少一数字逻辑块120的功率连接，且半导体 结构100是以0.18;/m世代1P6M半导体制造工艺制作。如图2所示，数字 逻辑块120的功率连接采用传统的接续针脚连接10，为简洁，在此不详细描 述接续针脚连接IO。请注意，本发明不限制于0.18/zm世代1P6M半导体制 造工艺，且0.18pm世代1P6M半导体制造工艺为此技艺所熟知，在此也不 详细描述之。除了传统的接续针脚连接10，半导体结构IOO包括一第一导电 层IOI、 一第二导电层102、 一第三导电层103、 一第四导电层104、 一第五 导电层105、 一第六导电层106、 一第一连接信道107、 一第二连接信道108、 一第三连接信道109、 一第四连接信道110、 一第五连接信道111和复数个 信号路径112a-112e。第一导电层101上形成有第一导电区101a和101b;第 二导电层102上形成有第二导电区102a和102b;第三导电层103上形成有 第三导电区103a和103b;第四导电层104上形成有第四导电区104a和104b; 第五导电层105上形成有第五导电区105a和105b;第六导电层106上形成 有第六导电区106a和106b。第六导电区106a和106b用作形成于电源供给 母线130上的供给区。第一导电区101a和101b用作数字逻辑块120的电源 供给轨140。请注意，第一导电层IOI、第二导电层102、第三导电层103、 第四导电层104、第五导电层、第六导电层106分别对应于0.18;/m世代lP6M 半导体制造工艺的金属层，且第一连接信道107、第二连接信道108、第三 连接信道109、第四连接信道110、第五连接信道111分别对应于0.18//m 世代1P6M半导体制造工艺的连接信道。
在图2所示的示范结构中，第一连接信道107a包括一直接连接第一
电区101a的尾端，和直接连接第二导电区102a的另一尾端；第一连接信道 107b包括一直接连接第一导电区101b的尾端，和直接连接第二导电区102b 的另一尾端；第二连接信道108a包括一直接连接第二导电区102b的尾端， 和直接连接第三导电区103a的另一尾端；第二连接信道108b包括一直接连 接第二导电区102b的尾端，和直接连接第三导电区103b的另一尾端；第三 连接信道109a包括一直接连接第三导电区103a的尾端，和直接连接第四导 电区104b的另一尾端；第三连接信道109b包括一直接连接第三导电区103b 的尾端，和直接连接第四导电区104b的另一尾端；第四连接信道110a包括 一直接连接第四导电区104a的尾端，和直接连接第五导电区105a的另一尾 端；第四连接信道110b包括一直接连接第四导电区104b的尾端，和直接连 接第五导电区105b的另一尾端；第五连接信道llla包括一直接连接第五导 电区105a的尾端，和直接连接第六导电区106a的另一尾端；第五连接信道 lllb包括一直接连接第五导电区105b的尾端，和直接连接第六导电区106b 的另一尾端。用来传导供给电压(功率电压和接地电压)的所有的导电区和所 有的连接信道，形成一电源供给网络。
此外，信号路径112a通过第二导电区102a和接续针脚连接10间的第 二导电层102;信号路径112b通过直接位于第四导电区104a下的第三导电 层103;信号路径U2c通过第三导电区103a和第三导电区103b间的第三导 电层103;信号路径112d通过第五导电区105a和接续针脚连接10间的第五 导电层105;信号路径112e通过第五导电区105b和接续针脚连接10间的第 五导电层105。因此，包括第一连接信道107b、第二导电区102b、第二连接 信道108a和腸、第三导电区103a和腿、第三连接信道109a和10%、 第四导电区104b、第四连接信道110b、第五导电区105b和第五连接信道lllb 的结构，于数字逻辑块120的电源供给母线130和电源供给轨140间，形成 一额外的功率连接。据此，当数字逻辑块120需要从电源供给母线130消耗 一供给电流，除了传统的接续针脚连接10，供给电流可由其它路径到达数字
逻辑块120。由于建立了额外的平行电流路径，额外的功率连接可减小接续 针脚连接10的电压降落(IR)效应，因此减少接续针脚连接10的电子迁移效 应。
此外，第一连接信道107a和第二导电区102a形成的第一浮置路径 (floatingpath)可视为电容组件，且第四导电区104a、第四连接信道110a、第 五导电区105a与第五连接信道111a形成的第二浮置路径也可视为电容组 件，其能阻挡由电源供给母线130所产生的部份干扰传递至数字逻辑块120。
另外，如图所示，此额外功率连接和浮置路径使用半导体结构ioo的方形区
域制作。因此，于电源供给母线130和数字逻辑块120间，添加额外的连接， 不会增加芯片尺寸。
请注意，额外功率连接的结构、第一浮置路径和第二浮置路径不限定于 图2所示的结构。布局设计人员可根据存在的信号路径分布，于电源供给母 线和数字逻辑块间添加额外的连接。换言之，根据本发明，可利用电源供给 母线和数字逻辑块间的方形区，建立复数个额外功率连接和浮置路径。请注 意在此实施例中，半导体结构100的电源供给母线130是一功率母线，然而， 很明显的，电源供给母线130可用半导体结构100的接地母线取代之，且数 字逻辑块120的电源供给轨140可以数字逻辑块120的接地轨取代之。请注 意上述的变化，并不偏离本发明的精神。
请参照图3，其揭示本发明一实施例图2的半导体结构100的布局方法， 如前所述，本发明的目的是将现有的半导体结构IOO(如图1所示的结构)， 加入额外的功率/接地连接。在以下的描述中，将图1所示结构的电路布局称 为图2所示结构的预备电路布局。换言之，预备电路布局定义图2所示的数 字逻辑块120、接续针脚连接IO、电源供给母线130和信号路径112a-112e。 此外，此布局方法针对0.18//m世代1P6M半导体制造工艺，由于0.18//m 世代1P6M半导体制造工艺为熟知的技术，为简洁其在此不详细描述，然而， 请注意，本发明不限于0.18;/m世代lP6M半导体制造工艺技术。以下概要
的描述半导体结构100的布局方法
步骤202:提供0.18pm世代1P6M半导体制造工艺制作的预备电路布
局；
步骤204:检查预备电路布局，找出数字逻辑块120的电源供给母线130 和电源供给轨140;
步骤206:于每一导电层中寻找数字逻辑块120的电源供给母线130和 电源供给轨140间的方形区(例如不包含信号路径112a-112e的区域)；
步骤208:将方形区定义为导电区；及
步骤210:确认相邻导电层的每个信号路径112a-112e和导电区是否重 叠，其中当找到导电区上的非重叠区，定义至少一连接信道，连接两相邻的 导电区，且当找到导电区上的重叠区，保留重叠区。
请参考图4、图5和图6，其更进一步描述本发明的布局方法。图4显 示一预备电路布局定义的导电层101-106的上视图。图5显示半导体结构100 的导电层101-106的上视图，包括新定义导电区的布局。图6显示半导体结 构100的导电层101-106的上视图，包括新加入连接信道的布局。请注意， 可使用任何传统的软件工具(步骤202)产生预备电路布局。之后，如图所示， 数字逻辑块120的电源供给母线130和电源供给轨140分别设置于第一导电 层101和第六导电层106上(步骤204)。因此，可于第一导电层101找出方 形区1011和1012，第二导电层102找出方形区1021和1022，第三导电层 103找出方形区1031和1032，第四导电层104找出方形区1041和1042，第 五导电层105找出方形区1051和1052，第六导电层106找出方形区1061 和1062 (步骤206)。
在预备电路布局确定出方形区之后，进行流程将上述找出的方形区定义 为导电区(如图5所示)。根据图4的方形区，第一导电区101a和101b形成 于第一导电层101上，第二导电区102a和102b形成于第二导电层102上， 第三导电区103a和103b形成于第三导电层103上，第四导电区104a和104b
形成于第四导电层104上，第五导电区105a和105b形成于第五导电层105 上，第六导电区106a和106b形成于第六导电层106上(步骤208)。
之后，在本发明的特定规则中，进行流程于新定义的导电区间，选择性 的增加连接信道。在此实施例中，若增加连接信道会阻碍数字逻辑块120正 常运作，增加额外连接信道不被允许。例如，本发明的布局方法避免加入会 耦接至预备电路布局定义的信号路径的额外连接信道。因此，步骤210首先 确认相邻导电层的每个信号路径112a和112e和导电区是否重叠。之后，若 发现导电区上的非重叠区，进行流程定义至少一连接信道，连接两相邻的导 电区，而仍保留重叠区。根据图5所示的导电区，图6显示新加入的连接信 道，其中第一连接信道107a加入至第一导电区101a和第二导电区102a的 重叠区间，第一连接信道107b加入至第一导电区101b和第二导电区102b 的重叠区间，第二连接信道108a加入至第二导电区102b和第三导电区103a 的重叠区间，第二连接信道108b加入至第二导电区102b和第三导电区103a 的重叠区间，第三连接信道109a加入至第三导电区103b和第四导电区104b 的重叠区间，第三连接信道109b加入至第三导电区103b和第四导电区104b 的重叠区间，第四连接信道110a加入至第四导电区104a和第五导电区105a 的重叠区间，第四连接信道110b加入至第四导电区104b和第五导电区105b 的重叠区间，第五连接信道llla加入至第五导电区105a和第六导电区106a 的重叠区间，第五连接信道lllb加入至第五导电区105b和第六导电区106b 的重叠区间(步骤210)。
于电源供给网络中加入额外连接信道包括许多程序，例如首先辨识所有 导电层的所有可能的导电区，查看是否有于电源供给母线和电源供给轨间形 成导电路径的可能。若可形成导电路径，后续可加入额外连接信道。可选择 由下至上的方式加入连接信道，换言之，可以由电源供给轨至电源供给母线 的方式加入连接信道。在此方式中，于第一导电层和第二导电层间加入连接 信道，之后于第二导电层和第三导电层间加入连接信道，以此类推。在此实
施例中，连接信道由下至上一层一层的加入。
在另一实施例中，在定义所有的导电区后，不论是否可产生导电路径， 连接信道加入至任两相邻导电层的导电区间。
在又另一实施例中，可选择任两相邻的导电层并决定是否于其中加入额 外连接信道，且在此实施例中，加入额外连接信道不需依照特定的顺序。
依据预备电路布局定义的半导体结构，加入图2所示半导体结构100的
额外功率连接、第一浮置路径和第二浮置路径。
图7显示部份的图6半导体结构。请参照图7，导电通路702为从导电 区106b经由导电区101b至导电区105b、 104b、 103b和102b的通路。由耦 接相邻导电层的导电区的连接信道形成导电通路702。导电通路702是笔直 的，不包括任何弯曲点。预备电路布局中未显示形成导电通路的连接信道， 其于之后加入为接续针脚。接续针脚系定义为从电源供给母线至电源供给 轨，由连接信道形成笔直的导电通路。
另一导电通路704也从导电区106b经过导电区101b，穿通至导电区 105b、 104b、 103b和102b。导电通路704也由耦接相邻导电层的导电区的 连接信道形成。然而，导电通路704并非笔直，导电通路704包括两个弯曲 点706和708，以避免穿过信号路径使用的区域(例如区域710)。预备电路布 局定义的导电通路为笔直，且不包括弯曲点(例如连续针脚连接10)。
图8A和图8B为简化的示意图，显示不同半导体结构中导电通路的变 化。请参照图8A，导电通路802从顶部导电层(其上定义一电源供给母线) 一路向下延伸至底部导电层(其上定义一电源供给轨)。如此，导电通路802 为一接续针脚。导电通路804从顶部导电层延伸至底部导电层，但其包括4 个弯曲点806、 808、 810和812。弯曲点的存在是为了避免穿过信号路径使 用的区域。
请参照图8B，导电通路814从顶部导电层一路向下延伸至底部导电层。 如此，导电通路814为一接续针脚。导电通路816也从顶部导电层延伸至底
部导电层，但其包括4个弯曲点818、 820、 822和824。弯曲点的存在是为 了避免穿过信号路径使用的区域。
可由选择导电层间不同的连接信道形成其它的导电通路。图8A和图8B 所有的导电通路由完成预备电路布局后加入的连接信道形成。导电通路也可 由电源供给轨至电源供给母线定义，导电通路可以是双向的。
以上提供的实施例用以描述本发明不同的技术特征，但根据本发明的概 念，其可包括或运用于更广泛的技术范围。须注意的是，实施例仅用以揭示 本发明制造工艺、装置、组成、制造和使用的特定方法，并不用以限定本发 明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更 动与润饰。因此，本发明的保护范围，当以权利要求所界定者为准。
权利要求
1.一种半导体结构，其中所述半导体结构包括一电源供给母线；及一电源供给轨，其中所述电源供给母线和所述电源供给轨间的导电通路包括至少两个弯曲点。
2. 如权利要求1所述的半导体结构，其中所述电源供给母线耦接至一接地电压。
3. 如权利要求1所述的半导体结构，其中所述电源供给母线耦接至一供 给电压。
4. 一种半导体结构，其中所述半导体结构包括一第一导电层； 一第二导电层； 一第三导电层；一第一连接信道，耦接于所述第一导电层和所述第二导电层间；及 一第二连接信道，耦接于所述第二导电层和所述第三导电层间，其中所述第一连接信道不对准所述第二连接信道，且所述第一连接信道和所述第二连接信道形成一 电源供给网络的部份。
5. 如权利要求4所述的半导体结构，其中所述第二导电层和所述第三导 电层间，没有连接信道对准所述第一连接信道。
6. 如权利要求4所述的半导体结构，其中所述第二导电层和所述第三导 电层间，没有连接信道对准所述第二连接信道。
7. 如权利要求4所述的半导体结构，其中所述半导体结构还包括一电源 供给母线，电性耦接至所述第三导电层。
8. 如权利要求7所述的半导体结构，其中所述电源供给母线耦接至一功 率电压。
9. 如权利要求7所述的半导体结构，其中所述电源供给母线耦接至一接 地电压。
10. 如权利要求4所述的半导体结构，其中所述半导体结构还包括一电 源供给轨，电性耦接至所述第一导电层。
11. 如权利要求4所述的半导体结构，其中所述第一连接信道和所述第二连接信道电性耦接。
12. 一种半导体结构的布局方法，其中所述布局方法包括以下步骤-提供一预备电路布局，包括复数个导电层；及于两个所述导电层间加入至少一连接信道，其中所述连接信道形成一供 给电压的部份导电通路。
13. 如权利要求12所述的半导体结构的布局方法，其中所述供给电压是 一功率电压。
14. 如权利要求12所述的半导体结构的布局方法，其中所述供给电压是 一接地电压。
15. 如权利要求12所述的半导体结构的布局方法，其中加入至少一连接信道的步骤还包括辨别每个导电层未被一信号路径使用的复数个区域；及 于所述区域间加入连接信道。
16. 如权利要求12所述的半导体结构的布局方法,其中一电源供给母线 定义于所述导电层的一导电层上， 一电源供给轨定义于所述导电层的另一导 电层上，且所述电源供给母线和所述电源供给轨经由所述导电通路电性耦 接。
17. —种半导体结构的布局方法，其中所述方法包括以下步骤 提供一预备电路布局，包括复数个导电层，其中一电源供给母线定义于所述导电层的一导电层上， 一电源供给轨定义于所述导电层的另一导电层 上；及于所述电源供给母线和所述电源供给轨间加入至少一接续针脚。
18. 如权利要求17所述的半导体结构的布局方法，其中所述电源供给母线耦接至一功率电压。
19. 如权利要求17所述的半导体结构的布局方法,其中所述电源供给母 线耦接至一接地电压。
20. 如权利要求17所述的半导体结构的布局方法，其中加入至少一接续 针脚的步骤还包括以下步骤辨别每个导电层未被一信号路径使用的复数个区域；及 加入接续针脚，穿过所述区域。
全文摘要
一种半导体结构及其布局方法，该半导体结构包括一电源供给母线，及一电源供给轨，其中电源供给母线和电源供给轨间的导电通路包括至少两个弯曲点。本发明，于供给/接地源和目标逻辑块(例如数字逻辑块)间，包括额外连接路径，从而减少目标逻辑块的故障。
文档编号H01L23/52GK101110405SQ20071013616
公开日2008年1月23日 申请日期2007年7月19日 优先权日2006年7月19日
发明者刘典岳, 张家源, 高鹏程 申请人:联发科技股份有限公司