专利名称：芯片封装结构及其电路板的制作方法
技术领域：
本发明是有关于一种芯片封装结构(chip package stmcture)及其电路 板(circuit board),且特别是有关于一种可抵抗去除残胶时所产生的应力的 芯片封装结构及其电路板。
背景技术：
在科技持续进步的现代生活中，3C电子产品充满人们的生活中。这些 电子产品随着时代潮流不停的改进，并朝着轻、薄、短、小的趋势演变。 当人们对电子产品的需求日渐增加时，电子产品外围的诸多构件也跟着大 量生产，其中电路板(circuit board)便是不可或缺的构件之一。
图1A是习知具有印刷电路板的芯片封装结构的剖面示意图，而图1B 是图1A的印刷电路板的一角落的俯视示意图。请参照图1A与图1B,芯 片封装结构100包括一印刷电路板160、 一芯片140以及一封装胶体 (encapsulant)150，其中印刷电路板160包括一基板(substrate)110、 一线 路层(circuit layer)120以及一防焊层(solder mask)130。线路层120配置于 基板110上，且包括多条迹线(trace)122与多个接点124。防焊层130覆 盖于线路层120及基板110上，且具有一胶体配置区132,以承载封装胶 体150。迹线122自胶体配置区132内延伸至胶体配置区132外。芯片 140位于防焊层130上，且电性连接于迹线122。封装胶体150覆盖于防 焊层130的胶体配置区132上，并且将芯片140包覆于其内。
在形成封装胶体150之后，必须将多余的封装胶体150(即残胶)移除， 此一移除动作会对封装胶体150下方的迹线122产生一应力。由于在胶体 配置区132的角落的迹线122是位于应力集中处，因此容易被此应力扯断， 这会造成合格率的下降及产品可靠度的问题。
为了降低迹线被上述应力扯断的机率，有习知技术更提出 一种在胶体 配置区的角落不配置迹线的方法。然而，这样的作法却容易造成基板上可用来配置线路层的面积的减少，进而导致迹线的布局变得较难设计。
发明内容
本发明的目的是提供一种芯片封装结构及其电路板，以降低其中的迹 线被移除残胶时所产生的应力扯断的机率。
为达上述或是其它目的，本发明提出一种电路板，其包括一基板、一 线路层以及一防焊层。线路层配置于基板上，且包括两迹线以及一补强图
样(dummy trace),其中补强图样位于这些迹线之间。防焊层覆盖于线 路层以及基板上，且具有一胶体配置区，适于承载一封装胶体。这些迹线 与补强图样自胶体配置区内延伸至胶体配置区外。
在本发明的一实施例中，上述的电路板的这些迹线与补强图样是位于 胶体配置区的一角落。
在本发明的一实施例中，上述的电路板的这些迹线与补强图样是位于 胶体配置区的相邻两角落之间。
在本发明的 一 实施例中，上述的电路板的补强图样的材质与这些迹线 的材质相同，并且补强图样与这些迹线电性绝缘。
本发明更提出一种电路板，其包括一基板、 一线路层及一防焊层。线 路层配置于基板上，且包括一迹线。此迹线具有一扩张段，扩张段的线宽 大于迹线的其余部分的线宽。防焊层覆盖于线路层以及基板上，且具有一 胶体配置区，适于承载一封装胶体。上述扩张段自胶体配置区内延伸至胶 体配置区外。
在本发明的 一 实施例中，上述的扩张段是位于胶体配置区的 一 角落。 在本发明的一实施例中，上述的扩张段是位于胶体配置区的相邻两角 落之间。
本发明更提出一种芯片封装结构，其包括一基板、 一线路层、 一防焊 层、 一芯片以及一封装胶体。线路层配置于基板上，且包括两迹线以及一 补强图样，其中补强图样位于这些迹线之间。防焊层覆盖于线路层以及基 板上。芯片位于防焊层上，并且电性连接于这些迹线。封装胶体覆盖于防 焊层上，并且将芯片包覆于其内，其中这些迹线以及捕强图样是从封装胶体覆盖的范围内延伸至封装胶体覆盖的范围外。
在本发明的 一 实施例中，上述的芯片封装结构的这些迹线与补强图样 是位于封装胶体覆盖的范围的 一 角落。
在本发明的一实施例中，上述的芯片封装结构的这些迹线与补强图样 是位于封装胶体覆盖的范围的相邻两角落之间。
在本发明的 一 实施例中，上述的芯片封装结构的补强图样的材质与这 些迹线的材质相同，并且补强图样与这些迹线电性绝缘。
本发明更提出一种芯片封装结构，其包括一基板、 一线路层、 一防焊 层、 一芯片以及一封装胶体。线路层配置于基板上，且包括一迹线。此迹 线具有一扩张段，扩张段的线宽大于迹线的其余部分的线宽。防焊层覆盖 于线路层以及基板上。芯片位于防焊层上，并且电性连接于迹线。封装胶 体覆盖于防焊层上，并且将芯片包覆于其内，其中扩张段是从封装胶体覆 盖的范围内延伸至封装胶体覆盖的范围外。
在本发明的 一 实施例中，上述的扩张段是位于封装胶体覆盖的范围的 一角落。
在本发明的 一 实施例中，上述的扩张段是位于封装胶体覆盖的范围的 相邻两角落之间。
本发明的芯片封装结构及其电路板因具有补强图样或迹线的扩张段， 因此可帮助迹线抵抗在形成封装胶体后将多余的封装胶体(即残胶)移除时 所产生的应力，以降低迹线被此应力扯断的机率。此外，本发明的芯片封 装结构的封装胶体覆盖的范围的角落处仍可用来配置迹线，因此相较于另 一种习知技术，本发明具有较大的迹线布局面积。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举 较佳实施例，并配合所附图式，作详细说明如下。
图1A是习知具有印刷电路板的芯片封装结构的剖面示意图。
图1B是图1A的印刷电路板的一角落的俯视示意图。
图2A是本发明第一实施例或第二实施例的具有电路板的芯片封装结
构的剖面示意图。
图2B是本发明第 一 实施例的电路板的 一 角落的俯视示意图。
图3A及图3B是本发明第一实施例或第二实施例的电路板中各区的相 对位置图。
图4A是本发明第二实施例的具有电路板的芯片封装结构的剖面示意
图
图4B是本发明第二实施例的电路板的一角落的俯视示意图。
图4C是本发明第二实施例的另一种样貌的电路板的一角落的俯视示意图。
图5为本发明一实施例在芯片封装结构的制程中未经沖切的一批芯片 封装结构的示意图。
主要组件符号说明100:芯片封装结构
110:基板
120:线路层
122:迹线
124:接点
130:防焊层
132:胶体配置区
140:芯片
150:封装胶体
160:印刷电i 各板
200:芯片封装结构
210:基板
220:线路层
222:迹线
224:接点
226:补强图样
230防焊层
232胶体配置区
240芯片
250封装胶体
260电if各板
270a、 270b:补强图样配置区270c、 270d:扩张段配置区300芯片封装结构
310电路板
320迹线
322扩张段
400未经冲切的一批芯片封装结构
410沖切孔
420切割线A:.线宽
B:线宽具体实施方式
第一实施例
图2A是本发明第一实施例的具有电路板的芯片封装结构的剖面示意 图，而图2B是本发明第一实施例的电路板的一角落的俯视示意图。请参 照图2A及图2B,芯片封装结构200包括一电路板260、 一芯片240以及 一封装胶体250，其中电路板260包括一基板210、 一线路层220以及一 防焊层230。线路层220配置于基板210上，且包括多条迹线222、多个 接点224与一补强图样226。补强图样226位于相邻的两迹线222之间， 且与迹线222及接点224电性绝缘。此外，补强图样226与迹线222和接 点224的材质例如是相同的导电材质，以便于在同一道制程中同时形成迹 线222、接点224以及补强图样226。防焊层230覆盖于线路层220及基 板210上，且具有一胶体配置区232,以承载封装胶体250。迹线222与
补强图样226自胶体配置区232内延伸至胶体配置区232夕卜。芯片240 位于防焊层230上，且电性连接于迹线222。芯片240与迹线222电性连 4矣的方法例3口运用覆晶4姿合(flip chip bonding)或打线^r合(wire bonding)
来达成，而图2A所示的结构即为一覆晶接合的结构。封装胶体250覆盖 于防焊层230的胶体配置区232上，并且将芯片240包覆于其内。
在形成封装胶体250之后，必须将多余的封装胶体250(即残胶)移除， 此一移除动作会对封装胶体250下方的迹线222产生一应力，尤其在胶体 配置区232的角落的应力为最大，而胶体配置区232的边缘的应力则次之。 然而，补强图样226增加了胶体配置区232的角落或边缘的封装胶体250 与基板210之间的线路层220与基板210的接触面积，因此可帮助迹线 222抵抗此应力，以降低迹线被此应力扯断的可能性。
值得注意的是，本发明并不限定补强图样226的数量为一个，补强图 样226的数量亦可以是多个，以更进一步降低迹线222被上述应力扯断的 可能性。在一实例中，补强图样226与一部分的迹线222是位于胶体配置 区232的角落，例如位于图3A中的补强图样配置区270a。换句话说，封 装胶体250覆盖的范围的角落处仍可用来配置迹线222,因此相较于习知 技术而言，本发明具有较大的迹线布局空间。但本发明并不限定补强图样 226与迹线222是位于胶体配置区232的角落，在其它实例中，补强图样 226亦可配置于胶体配置区232的相邻两角落之间，例如位于图3B中的 补强图样配置区270b。或者，在胶体配置区232的角落与相邻两角落之间 皆配置补强图样226,例如在图3B的补强图样配置区270a与270b中皆 配置补强图样226与迹线222。换句话说，本发明可视实际状况的需求， 在上述应力较可能扯断迹线的处配置补强图样226。
第二实施例
图4A是本发明第二实施例的具有电路板的芯片封装结构的剖面示意 图，而图4B是本发明第二实施例的电路板的一角落的俯视示意图。请参 照图4A与图4B,第二实施例的芯片封装结构300与其电路板310分别与 第 一 实施例的芯片封装结构200与其电路板260大致相同，其差异处在于
芯片封装结构300与其电路板310并不具有补强图样226，取而代的的是 其中一迹线320具有一扩张段322。迹线320的扩张段322的线宽A大于 迹线320的其余部分的线宽B。
由于扩张段322增加了胶体配置区232边缘的封装胶体250与基板 210之间的线路层220与基板210的接触面积，因此可增加迹线320抵抗 上述应力的能力，以降低迹线320被此应力扯断的可能性。
值得注意的是，本发明并不限定仅有一迹线320具有扩张段322,亦 可以是有多条迹线320具有扩张段322。在一 实例中，扩张段322位于胶 体配置区232的角落，例如位于图3A中的扩张段配置区270c。换句话说， 封装胶体250覆盖的范围的角落处仍可用来配置迹线320,因此相较于另 一种习知技术，本发明具有较大的迹线布局面积。但本发明并不限定扩张 段322位于胶体配置区232的角落，在其它实例中，扩张段322亦可配置 于胶体配置区232的相邻两角落之间，例如位于图3B中的扩张段配置区 270d。或者，在胶体配置区232的角落与相邻两角落之间皆配置扩张段 322，例如在图3B的扩张段配置区270c与270d中皆配置扩张段322。换 句话说，本发明可视实际状况的需求，在上述应力较可能扯断迹线320的 处配置扩张段322。
此外，图4B所示扩张段322的样貌及接点224的位置是适用于需要 电性考虑的产品。本发明并不限定扩张段322的样貌及接点224的位置必 须如图4B所示，其可视实际状况的需要而变化。举例而言，在不需电性 考虑的产品上，扩张段322的样貌及接点224的位置可以如图4C所示。
图5为本发明一实施例在芯片封装结构的制程中未经冲切的一批芯片 封装结构的示意图。请参照图5,未经冲切的一批芯片封装结构400在其 基板210上具有多个冲切(punch)孔410。当未经冲切的一批芯片封装结构 400制作完成后，接下来可沿着基板210上的切割线420将一批芯片封装 结构400冲切成多个芯片封装结构200(如图2A)或芯片封装结构300(如图 4A)。在此冲切过程中，在胶体配置区232的角落的迹线222、 320会受到 较大的应力而增加了迹线222、 320被扯断的机率。本发明所提出的第一 实施例及第二实施例分别在补强图样配置区270a及扩强段配置区270c配
置补强图样226及扩张段322,因此可降低迹线222、 320被冲切所产生 的应力扯断。
综上所述，本发明的芯片封装结构及其电路板因采用补强图样或迹线 的扩张段，因此可增加迹线抵抗因去除多余的封装胶体(即残胶)或沖切所 产生的应力的能力，以降低迹线被此应力扯断的机率。此外，本发明的芯 片封装结构的封装胶体覆盖的范围的角落处仍可用来配置迹线，因此相较 于另一种习知技术，本发明具有较大的迹线布局面积。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任 何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与 润饰，因此本发明的保护范围当视权利要求所界定者为准。
权利要求
1.一种电路板，其特征在于，包括一基板；一线路层，配置于该基板上，该线路层包括两迹线以及一补强图样，其中该补强图样位于该些迹线之间；以及一防焊层，覆盖于该线路层以及该基板上，该防焊层具有一胶体配置区，适于承载一封装胶体，该些迹线与该补强图样自该胶体配置区内延伸至该胶体配置区外。
2. 如权利要求1所述的电路板，其特征在于，该些迹线与该补强图样 是位于该胶体配置区的一角落。
3. 如权利要求1所述的电路板，其特征在于，该些迹线与该补强图样 是位于该胶体配置区的相邻两角落之间。
4. 如权利要求1所述的电路板，其特征在于，该补强图样的材质与该 些迹线的材质相同，并且该补强图样与该些迹线电性绝缘。
5.一种电路板，其特征在于，包括 一基板；一线路层，配置于该基板上，该线路层包括一迹线，该迹线具有一扩 张段，该扩张段的线宽大于该迹线的其余部分的线宽；以及一防焊层，覆盖于该线路层以及该基板上，该防焊层具有一胶体配置 区，适于承载一封装胶体，该扩张段自该胶体配置区内延伸至该胶体配置 区外。
6.如权利要求5所述的电路板，其特征在于，该扩张段是位于该胶体 配置区的一角落。
7. 如权利要求5所述的电路板，其特征在于，该扩张段是位于该胶体 配置区的相邻两角落之间。
8. —种芯片封装结构，其特征在于，包括 一基板；一线路层，配置于该基板上，该线路层包括两迹线以及一补强图样，其中该补强图样位于该些迹线之间；一防焊层，覆盖于该线路层以及该基板上；一芯片，位于该防焊层上，并且电性连接于该些迹线；以及一封装胶体，覆盖于该防焊层上，并且将该芯片包覆于其内，其中该些迹线以及捕强图样是从该封装胶体覆盖的范围内延伸至该封装胶体覆盖的范围外。
9. 一种芯片封装结构，包括 一基板；一线路层，配置于该基板上，该线路层包括一迹线，该迹线具有一扩张段，该扩张段的线宽大于该迹线的其余部分的线宽； 一防焊层，覆盖于该线路层以及该基板上； 一芯片，位于该防焊层上，并且电性连接于该迹线；以及 一封装胶体，覆盖于该防焊层上，并且将该芯片包覆于其内，其中该扩张段是从该封装胶体覆盖的范围内延伸至该封装胶体覆盖的范围外。
全文摘要
一种芯片封装结构，其包括一基板、一线路层、一防焊层、一芯片以及一封装胶体。线路层配置于基板上，且包括两迹线以及一补强图样，其中补强图样位于这些迹线之间。防焊层覆盖于线路层以及基板上。芯片位于防焊层上，并且电性连接于这些迹线。封装胶体覆盖于防焊层上，并且将芯片包覆于其内，其中这些迹线以及补强图样是从封装胶体覆盖的范围内延伸至封装胶体覆盖的范围外。本发明的芯片封装结构因采用补强图样，因此可避免在封装胶体形成后移除多余的封装胶体时迹线被扯断。
文档编号H01L23/31GK101101902SQ20071013989
公开日2008年1月9日 申请日期2007年7月26日 优先权日2007年7月26日
发明者谢清俊 申请人:日月光半导体制造股份有限公司