导线架中具有多段式汇流条的交错偏移堆叠封装结构的制作方法

专利名称：导线架中具有多段式汇流条的交错偏移堆叠封装结构的制作方法
技术领域：
本发明涉及一种多芯片交错偏移堆叠封装结构，特别是有关于一种具
有交错偏移(zigzag)堆叠构造的多芯片堆叠封装结构。
背景技术：
近年来，半导体的后段制程都在进行三度空间(Three Dimension; 3D)的封装，以期利用最少的面积来达到相对大的半导体集成度
(Integrated)或是内存的容量等。为了能达到此一目的，现阶段己发展 出使用芯片堆叠(chip stacked)的方式来达成三度空间(Three Dimension; 3D)的封装。
在现有技术中，芯片的堆叠方式是将多个芯片相互堆叠于一基板上， 然后使用打线的制程(wire bonding process)来将多个芯片与基板连接。 图1A是现有的具有相同或是相近芯片尺寸的堆叠型芯片封装结构的剖面 示意图。如图1A所示，现有的堆叠型芯片封装结构包括一电路基板
(package substrate) 110、芯片120a、芯片120b、 一间隔物(spacer) 130、多条导线140与一封装胶体(encapsulant) 150。电路基板110上 具有多个焊垫112，且芯片120a与120b上亦分别具有多个焊垫122a与 122b，其中焊垫122a与122b是以周围型态(peripheral type)排列于芯 片120a与120b上。芯片120a是配置于电路基板110上，且芯片120b经 由间隔物130而配置于芯片120a的上方。导线140的两端是经由打线制 程而分别连接于焊垫112与122a，以使芯片120a电性连接于电路基板110。
而其它部分导线140的两端亦经由打线制程而分别连接于焊垫112与
122b，以使芯片120b电性连接于电路基板110。至于封装胶体150则配置 于电路基板110上，并包覆这些导线140、芯片120a与120b。
由于焊垫122a与122b是以周围型态排列于芯片120a与120b上，因 此芯片120a无法直接承载芯片120b，所以现有技术必须在芯片120a与 120b之间配置间隔物130，使得芯片120a与120b之间相距一适当的距离， 以利后续的打线制程的进行。然而，间隔物130的使用却容易造成现有堆 叠型芯片封装结构100的厚度无法进一步地縮减。
另外，现有技术提出另一种具有不同芯片尺寸的堆叠型芯片封装结 构，其剖面示意图如图1B所示。请参考图1B，现有的堆叠型芯片封装结 构10包括一电路基板110、芯片120c、芯片120d、多条导线140与一封 装胶体150。电路基板110上具有多个焊垫112。芯片120c的尺寸是大于 芯片120d的尺寸，且芯片120c与120d上亦分别具有多个焊垫122c与 122d，其中焊垫122c与122d是以周围型态(peripheral type)排列于芯 片120c与120d上。芯片120c是配置于电路基板110上，且芯片120d配 置于芯片120c的上方。部分导线140的两端是经由打线制程(wire bonding process)而分别连接于焊垫112与122c，以使芯片120c电性连接于电路 基板110。而其它部分导线140的两端亦经由打线制程而分别连接于焊垫 112与122d，以使芯片120d电性连接于电路基板110。至于封装胶体150 则配置于电路基板110上，并包覆这些导线140、芯片120c与120d。
由于芯片120d小于芯片120c，因此当芯片120d配置于芯片120c上 时，芯片120d不会覆盖住芯片120c的焊垫122c。但是当现有技术将多个 不同尺寸大小的芯片以上述的方式堆叠出堆叠型芯片封装结构10时，由 于越上层的芯片尺寸必须越小，所以堆叠型芯片封装结构10有芯片的堆 叠数量的限制。
在上述两种堆叠方式中，图IA使用间隔物130的方式，容易造成堆
叠型芯片封装结构100的厚度无法进一步地縮减的缺点；而图1B，由于越 上层的芯片尺寸必须越小，如此会产生芯片在设计或使用时会受到限制的
问题。美国专利第6252305号、美国专利第6359340号及美国专利第 6461897号则提供另一种多芯片堆叠封装的结构，如图1C所示，此堆叠结 构可以使用尺寸相同的芯片，且不需要使用间隔物130来形成连接。然而， 这些芯片在堆叠的过程中，为了要形成交互堆叠而必须至少使用2种以上 的焊垫配置，例如某第一芯片上的焊垫是配置在第一芯片一侧边上，而另 一个第二芯片上的焊垫则是配置在两相邻的侧边上；除此之外，此结构还 必须在两个方向上进行金属导线的打线连接(wire bonding)。因此，在 图1C的结构中，除了有可能会增加打线制程的时间外，在进行封胶的过 程中，有可能会造成模流的不均匀而造成缺陷，并且还可能造成某一方向 的金属导线受到横向的模流冲击力量，造成金属导线接触而产生芯片失效 的问题。
另外，美国专利第US6900528号、美国公开号US20030137042A1、 US20050029645A1及US20060267173A1则提供另一种多芯片堆叠封装的结 构，如图1D所示。图1D是揭露一种交互堆叠的封装结构，很明显地，其 利用芯片间的高度来取代间隔物，使得封装的密度可以增加，但此种封装 结构却仍然存在制程上的麻烦，就是必须先完成两个芯片的连接后，进行 第一次的金属导线连接后，才能进行另外两个芯片的连接后，再进行第二 次的金属导线连，故当芯片数量愈多时，制程就相对复杂与困难。

发明内容
有鉴于发明背景中所述的芯片堆叠方式的缺点及问题，本发明目的 是，提供一种使用多芯片交错偏移堆叠的方式，来将多个尺寸相近似的芯 片交错偏移堆叠成一种三度空间的封装结构。
本发明的主要目的是提供一种多芯片交错偏移堆叠封装，使其具有较高的封装积集度以及较薄的厚度。
本发明的另一主要目的是提供一种在导线架中配置多段式汇流条的 结构来进行多芯片交错偏移堆叠封装，使其在封胶过程中，具有较平衡的 模流效应。
本发明的还有一主要目的是提供一种多芯片交错偏移堆叠的封装结 构中配置一汇流条，使其具有较佳的电路设计弹性及较佳的可靠度。
本发明的再一主要目的是提供一种多芯片交错偏移堆叠的封装结构， 其可通过一重配置层将芯片上的焊接点重新配置于芯片的一侧边上，使其 可以简化封装的制程。
本发明的再一主要目的是提供一种多芯片交错偏移堆叠的封装结构， 其可将多个芯片完成交错偏移堆叠并与基板连接后，再进行打线制程，故 也可以进一步简化封装的制程。
据此，本发明提供一种于导线架配置有汇流条的多芯片偏移堆叠封装 结构，包含 一个由多个相对排列的内引脚群、多个外引脚群以及一芯片 承座所组成的导线架，其中芯片承座是配置于多个相对排列的内引脚群之 间，且与多个相对排列的内引脚群形成一高度差； 一多芯片交错偏移堆叠 结构，是固接于芯片承座之上，多芯片交错偏移堆叠结构由多个第一芯片 及多个第二芯片交互交错并以一偏移量堆叠而成且每一第一芯片的一主 动面上的一侧边附近配置并暴露多个焊垫及每一第二芯片的主动面上的 相对于第一芯片的多个暴露焊垫的另一侧边附近亦配置并暴露多个焊垫， 其中多芯片交错偏移堆叠结构的多个第一芯片及多个第二芯片通过多数 条金属导线与多个成相对排列的内引脚群电性连接; 一封装体包覆多芯片 交错偏移堆叠结构及导线架，多个外引脚是伸出于封装体外及导线架；其 中导线架中包括至少一汇流条，是配置于多个相对排列的内引脚群与芯片 承座之间且汇流条是以一多段式方式形成。
本发明接着再提供一种于导线架配置有汇流条的多芯片偏移堆叠封
装结构，包含由多个外引脚群、多个相对排列的内引脚群以及一芯片承
座所组成的导线架，其中芯片承座是配置于多个相对排列的内引脚群之
间，且与多个相对排列的内引脚群形成一高度差； 一多芯片交错偏移堆叠
结构是固接于芯片承座之上，多芯片交错偏移堆叠结构由多个第一芯片及
多个第二芯片交互交错并以一偏移量堆叠而成且每一第一芯片的一主动
面上的一侧边附近配置并暴露多个焊垫及每一第二芯片的主动面上的相
对于第一芯片的该多个暴露焊垫的另一侧边附近亦配置并暴露多个焊垫，
其中多芯片交错偏移堆叠结构的多个第一芯片及多个第二芯片通过多数 条金属导线与该多个成相对排列的内引脚群电性连接；及一封装体，包覆
多芯片交错偏移堆叠结构及导线架，多个外引脚是伸出于封装体外；其中 导线架中包括至少一汇流条，是配置于多个相对排列的内引脚与芯片承座 之间且与等内引脚形成一共平面，且汇流条是以多个金属片段所形成。
本发明进一步提供一种具有多段式汇流条的导线架结构，包含多个相 对排列的内引脚以及一个配置于内引脚之间并且内引脚形成一高度差的 芯片承座以及至少一汇流条是配置于多个相对排列的内引脚与芯片承座 之间且汇流条是以多个金属片段所形成。


图1A至图1D为是现有技术的示意图2A及2C图为是本发明的芯片结构的上视图2B及图2D为是本发明的芯片结构的剖视图2E为是本发明的多芯片交错偏移堆叠结构的剖视图3A至图3C是本发明的重配置层制造过程的示意图;
图4A及图4B是本发明的重配置层中的焊线接合区的剖视图5是本发明的具有重配置层的多芯片交错偏移堆叠结构的剖视图； 图6是本发明的多芯片交错偏移堆叠结构的另一实施例的剖视图7A至图7D是本发明的具有重配置层的多芯片交错偏移堆叠结构的 剖视图8是本发明的多芯片交错偏移堆叠结构封装的剖视图9是本发明的多芯片交错偏移堆叠结构封装的另一实施例的剖视
图10是本发明的多芯片交错偏移堆叠结构封装的另一实施例的剖视
图11是本发明的多芯片交错偏移堆叠结构封装的另一实施例的剖视 图；及
图12是本发明的多芯片交错偏移堆叠结构封装的另一实施例的剖视图。
主要组件符号说明
10、 100、 400:堆叠型芯片封装结构 110、 410:电路基板 112、 122a、 122b、 122c、 122d:焊垫 120a、 120b、 120c、 120d:芯片 130:间隔物
140、 242、 420、 420a、 420b:导线
150、 430:封装胶体 200:芯片 210:芯片主动面 220:芯片背面 230:粘着层 240:焊垫 250:焊线接合区
260:焊线区边缘
30:多芯片交错偏移堆叠结构
310:芯片本体
312a:第一焊垫
312b:第二焊垫
320:焊线接合区
330:第一保护层
332:第一开口
340:重配置线路层
344:第三焊垫
350:第二保护层
352:第二开口
300:芯片结构
400:重配置层
50:多芯片交错偏移堆叠结构
500 (a，b，c，d):芯片结构
600:导线架 610:内引脚群
6101 6105:内引脚 6102 6106:内引脚
620:芯片承座 630:汇流条
630n(n:l，2，3，.…):金属片段
6301 63010:金属片段
640n (n=a，b，c，....)金属导线
具体实施例方式
本发明在此所探讨的方向为一种使用芯片交错偏移堆叠的方式，来将 多个尺寸相近或相异的芯片堆叠成一种三度空间的封装结构。为了能彻底 地了解本发明，将在下列的描述中提出详尽的步骤及其组成。显然地，本 发明的施行并未限定芯片堆叠的方式的技艺者所熟习的特殊细节。另一方 面，众所周知的芯片形成方式以及芯片薄化等后段制程的详细步骤并未描 述于细节中，以避免造成本发明不必要的限制。然而，对于本发明的较佳 实施例，则会详细描述如下，然而除了这些详细描述之外，本发明还可以 广泛地施行在其它的实施例中，且本发明的范围不受限定，其以之后的专 利范围为准。
在现代的半导体封装制程中，均是将一个已经完成前段制程(Front End Process)的晶片(wafer)先进行薄化处理(Thinning Process)， 例如将芯片的厚度研磨至2 20 mil之间；然后，再涂布(coating)或 网印(printing) —层高分子(polymer)材料于芯片的背面，此高分子 材料可以是一种树脂(resin)，特别是一种B-Stage树脂。再经由一个 烘烤或是照光制程，使得高分子材料呈现一种具有粘稠度的半固化胶；再 接着，将一个可以移除的胶带(tape)贴附于半固化状的高分子材料上； 然后，进行晶片的切割(sawing process)以形成一颗颗的芯片(die); 最后，就可将一颗颗的芯片与基板连接并且将芯片形成堆叠芯片结构。
图2A及图2B所示，是一完成前述制程的芯片200的平面示意图及剖 面示意图。如图2A所示，芯片200具有一主动面210及一相对主动面的 背面220，且芯片背面220上已形成一粘着层230;在此要强调，本发明 的粘着层230并未限定为前述的半固化胶，只要是能与导线架或是芯片形 成接合的粘着材料，均为本发明的实施态样，例如胶膜(die attached film)。其次，在本发明的实施例中，多个焊垫240配置于芯片200的主 动面210的一侧边上。再者，参考图2C及图2D所示，与芯片200相异之
处，另一芯片20的主动面210上的多个焊垫240配置在另一侧边上，即 芯片20与芯片200上的各自多个焊垫240是配置在相对的一侧边上。其 次，每一芯片上定义一边缘线260作为焊线接合区250的对准线，要强调 的是，边缘线260实际上是不存在芯片200上，其仅作为一参考线。
利用上述的芯片20与200可以形成一种多芯片交错偏移堆叠结构。 图2E所示为一种多芯片交错偏移堆叠结构的剖面示意图，多芯片交错偏 移堆叠的结构30是根据堆叠的芯片数量决定每一芯片交互交错偏移堆叠 的重迭面积，例如，最下层的两芯片20a及200a以粘着层230来接合时， 芯片200a交互覆盖芯片20a大于一半以上的面积，而芯片20b交互覆盖 芯片200a的面积则大于芯片200a覆盖芯片20a的面积，且愈上层的芯片 交互覆盖下层芯片的面积愈大。同时，每一芯片以焊线接合区的边缘线260 为对准线来形成，因此可以形成类似阶梯状的多芯片交错偏移堆叠结构， 使得配置在芯片上的焊垫均未被上层的芯片所覆盖或遮蔽。以一具体实施 例来说明，芯片20a、 20b、 20c、 20d或芯片200a、 200b、 200c、 200d的 尺寸约为10mmX13mmX75um，每一粘着层230的厚度约为60um,则承 载多芯片交错偏移堆叠结构的基板厚度约为200 y m至250 u m。根据上述， 多芯片交错偏移堆叠的结构30完成堆叠后的最大堆叠展开宽度 (overhang):以6层芯片为例约为lmm;以8层芯片为例则会小于1. 5腿。 再次要强调的是，对于上述形成多芯片交错偏移堆叠的结构的芯片的数量 及其尺寸大小，本发明并未加以限制，只要能符合上述说明的可形成多芯 片交错偏移堆叠的结构，均为本发明的实施态样，例如2层芯片的交错偏 移堆叠结构或是4层芯片的交错偏移堆叠结构。
接下来要说明本发明的芯片焊垫设计的另一实施例，是使用一个具有 重配置线路层的芯片结构来将芯片焊垫的位置改变，如图3A所示。首先 提供一芯片本体310，并且在邻近芯片本体310的单一侧边规划出焊线接 合区320。芯片本体310的主动表面上的焊垫区分为第一焊垫312a以及第
二焊垫312b，其中第一焊垫312a位于焊线接合区320内，第二焊垫312b 则位于焊线接合区320外。
接着参考图3B，于芯片本体310的主动表面上形成第一保护层330， 其中第一保护层330具有多个第一开口 332，以暴露出第一焊垫312a与第 二焊垫312b。然后在第一保护层330上形成重配置线路层340，其包括多 条导线342与多个第三焊垫344。于此实施例中，第三焊垫344位于焊线 接合区320内，导线342可以从第二焊垫312b电性连接延伸至第三焊垫 344，或是从第二焊垫312b电性连接至第一焊垫312a。其次，第三焊垫 344与第一焊垫312a是排列成两列，并且沿着芯片本体310的单一侧边排 列，但是第三焊垫344与第一焊垫312a亦可以以单列、多列或是其它的 方式排列于焊线接合区320内。此外，重配置线路层340的材料，可以为 金、铜、镍、钛化鸭、钛或其它的导电材料。
参考图3C，在形成重配置线路层340后，将第二保护层350覆盖于重 配置线路层340上以形成芯片300的结构，其中第二保护层350具有多个 第二开口 352，以暴露出第一悍垫312a与第三焊垫344。要强调的是，第 一焊垫312a与第二焊垫312b可以周围型态排列于芯片本体310的主动表 面上，然而第一焊垫312a与第二焊垫312b亦可以经由面数组型态(area array type)或其它的型态排列于芯片本体310上。
参考图4A与图4B，是为图3C中分别沿剖面线A-A，与B-B，所绘示 的剖面示意图。芯片300主要包括芯片本体310以及重配置层400，其中 重配置层400包含第一保护层330、重配置线路层340与第二保护层350。 第一保护层330具有多个第一开口 332，以暴露出这些第一焊垫312a与第 二焊垫312b。重配置线路层340配置于第一保护层330上，第二保护层 350覆盖于重配置线路层340上，其中第二保护层350具有多个第二开口 352，以暴露出这些第一焊垫312a与重配置线路层340的第三焊垫344。 很明显地，第一悍垫312a与第三焊垫344位于焊线接合区内，因此第二
保护层350上的焊线接合区以外的区域提供一个承载的平台，以承载另一 个芯片结构，因此，可以形成一种多芯片交错偏移堆叠的结构。根据上述， 多芯片交错偏移堆叠的结构可以包含具有重配置线路层或直接设置单侧 焊垫的芯片，亦可仅包含具有重配置线路层的芯片或仅具有直接设置单侧 焊垫的芯片所形成的多芯片交错偏移堆叠的结构，例如参照同一申请人的
美国专利US7170160中的图2至图4所示，于此不再赘述。
请参考图5所示，是本发明的一种多芯片交错偏移堆叠的结构50。多 芯片交错偏移堆叠结构50是由多个芯片500堆叠而成，例如由4个芯片 交错偏移堆叠，其中每一芯片上具有重配置层400，故可将芯片上的焊垫 312b配置于芯片的焊线接合区之上，而形成多芯片交错偏移堆叠结构50。 由于多芯片交错偏移堆叠结构50的堆叠方式与上述多芯片交错偏移堆叠 结构30相同，在此不再赘述。此外，形成多芯片交错偏移堆叠结构50的 多个芯片500之间是以一高分子材料所形成的粘着层230来连接。
本发明的多芯片交错偏移堆叠结构除了上述的结构外，即多芯片交错 偏移堆叠结构30及50，也可将芯片20与具有重配置层400的芯片500 交互堆叠以形成另一种多芯片交错偏移堆叠结构70，如图6所示，其由6 个芯片交错偏移堆叠而成。由于形成多芯片交错偏移堆叠结构70的堆叠 方式与形成多芯片交错偏移堆叠结构30及50的堆叠方式相同，在此不再 赘述。然而要强调的是，本实施例并未限定芯片20与芯片500哪一层在 上层哪一层在下层，本发明并未加以限制，其只要是以芯片20或芯片200 与芯片500来形成本发明的多芯片交错偏移堆叠结构，均为本发明的实施 态样。同时，也要再次要强调，对于上述形成多芯片交错偏移堆叠的结构 的芯片的数量，本发明并未加以限制，例如图2E所示，其由8个芯片交 错偏移堆叠而成；图5所示，其由4个芯片交错偏移堆叠而成；图6所示， 其由6个芯片交错偏移堆叠而成；当然也能有其它的组成方式，故只要能 符合上述说明的可形成多芯片交错偏移堆叠的结构，均为本发明的实施态样。
接着，本发明依据上述的多芯片交错偏移堆叠结构30、 50及70更提 出一种堆叠式芯片封装结构，并且详细说明如下。同时，在如下的说明过 程中，将以多芯片交错偏移堆叠结构50为实施例，然而要强调的是，多 芯片交错偏移堆叠结构30及70亦适用本实施例所揭露的内容。
接着，将说明本发明的多芯片交错偏移堆叠式封装结构的平面示意 图。如图7A所示，多芯片交错偏移堆叠封装结构是包括导线架600及多 芯片交错偏移堆叠结构50。导线架600包含多个成相对排列的内引脚群 610、多个外引脚群(未标示于图上)以及一芯片承座620，其中芯片承座 620是配置于多个相对排列的内引脚群610之间。多个相对排列的内引脚 群610与芯片承座620之间可以是形成一高度差或是形成一共平面。在本 实施例中，多芯片交错偏移堆叠结构50是配置在芯片承座620之上，并 且经由金属导线640将多芯片交错偏移堆叠结构50与导线架600的内引 脚群610连接。
继续参考图7A，多芯片交错偏移堆叠封装结构的导线架600中，更进 一步包括至少一汇流条630 (bus bar)配置于芯片承座620与多个相对排 列的内引脚群610之间，其中汇流条630可以釆用至少一条状配置，而每 一条状配置的汇流条630是以多个的金属片段630n(n为整数， n二l，2，3，4….)所形成，如图7A及图7B所示。汇流条630亦可采用环状 配置并且每一环状配置的汇流条630也是以多个的金属片段 630n(n二l，2，3，4….)来形成，如图7C及图7D所示。此外，如前所述，芯 片的焊线接合区里的焊垫可以是单列排列或多列排列，本发明并未限制。 根据上述，汇流条630包含多个彼此独立的金属片段 630n(n=l，2,3，....)，使得导线架600增加了许多金属片段 630n(n=l， 2， 3，....)以作为电源接点、接地接点或信号接点的电性连接， 故可以提供电路设计上更多的弹性及应用。
接着说明本发明使用汇流条630来达成金属导线跳线连接的过程，请
再参考图7A，本实施例以多个金属片段630n(n二l， 2， 3，....)作为转接点， 用来达到将焊垫a (a')至焊垫d (d')与内引脚6101 (6102)至内引 脚6105 (6106)跳线连接，且不会产生金属导线相互跨越的情形。例如， 以一金属导线640将多芯片交错偏移堆叠结构50上的焊垫a先连接到汇 流条630的金属片段6301，而此金属片段6301可作为一接地连接点。接 着金属导线640将焊垫b直接连接到内引脚6101。同理，以金属导线640 电性连接焊垫c到金属片段6303后，再由另一金属导线640电性连接金 属片段6303与内引脚6105;因此，当焊垫c与内引脚6105完成连接时， 即可避免将连接焊垫c与内引脚6105的金属导线640与另一条连接焊垫d 及内引脚6103的金属导线640产生跨越的情形。而在另一侧边的焊垫a' 至焊垫d'与内引脚6102、 6104至内引脚6106的跳线连接过程，也是使 用形成汇流条630的金属片段6302至金属片段6304作为转接点来形成连 接，而此连接过程与前述相同，因此在完成焊垫a'至焊垫d'与内引脚 6102至内引脚6106的连接后，也不会产生金属导线640相互跨越的情形。 而在另一实施例中，当多芯片交错偏移堆叠结构50上有多个焊垫必 须要进行跳线连接时，可使用多条汇流条630的结构来达成，如图7B所 示。图7B也是显示一个将多芯片交错偏移堆叠结构上的焊垫与内引脚连 接的示意图。很明显地，本实施例可以利用形成汇流条630的多个金属片 段63011(11=1，2，3，....)作为转接点来达到将焊垫(a/a' f/f')与内引 脚610跳线连接，而不会产生金属导线640相互跨越的情形。例如，先以 一条金属导线640将多芯片交错偏移堆叠结构50上的焊垫a或a'先连接 到汇流条630上的金属片段6301或6302，而此金属片段6301或6302则 可作为一接地连接点；然后以一条金属导线640将多芯片交错偏移堆叠结 构50上的焊垫b或b'先直接连接到汇流条630的金属片段6307或6308 上，接着再以另一条金属导线640将汇流条630的金属片段6307或6308
与内引脚6103或6104连接。因此，当焊垫b或b'与内引脚6103或6104 完成连接时，即可避免将连接焊垫b或b'与内引脚6103 (6104)的金属 导线640跨越另一条连接焊垫c或c'及内引脚6101或6102的金属导线 640。然后，进行将焊垫d或d'与内引脚6107或6108的跳线连接，先以 一条金属导线640将多芯片交错偏移堆叠结构50上的焊垫d或d'先连接 到汇流条630的金属片段6303或6304上，然后再以另一条金属导线640 将汇流条630的金属片段6303或6304与金属片段6309或63010连接， 最后，再以另一条金属导线640将汇流条630上的金属片段6309或63010 与内引脚6107或6108连接。因此，当焊垫d或d，与内引脚6107或6108 完成连接时，即可避免将连接焊垫d或d'与内引脚6107或6108的金属 导线640必须跨越另一条连接焊垫f或f'及内引脚6105或6106的金属 导线640;再接着将焊垫e或e'先连接到汇流条630的金属片段6305或 6306上，然后再以另一条金属导线640将汇流条630的金属片段6305或 6306与内引脚6109或61010完成连接，如此，也可有效地避免将连接焊 垫e或e，与内引脚6109或61010的金属导线640跨越另一条连接焊垫f 或f'及内引脚6105或6106的金属导线640。图7C与图7D为本发明的 实施例的金属片段630的各种型态的设计，因其它部分与图7A与图7B类 似，于此不再赘述。
因此，本发明的通过导线架600中的多个金属片段630所形成的汇流 条630来作为多个转接点的结构，在进行电路连接而必须跳线连接时，可 以避免金属导线的交错跨越，而造成不必要的短路，故可以提高封装芯片 的可靠度。同时，具有多个金属片段63(^(『1，2，3，....)的汇流条630 所形成的导线架600，也可使得电路设计时可以更弹性。
另外，要再次强调，本发明的多芯片交错偏移堆叠结构50是固接于 导线架600之上，其中多芯片交错偏移堆叠结构50中的多个芯片，其可 以是相同尺寸及相同功能的芯片(例如内存芯片)，或是多个芯片中的
芯片尺寸及功能不相同(例如最上层的芯片是驱动芯片而其它的芯片则 是内存芯片)，于此不再赘述。
此外，在本发明实际的制程中，形成多芯片交错堆叠结构的方式有两 种，其一是先将多个芯片先完成交互交错堆叠后(例如图2E、图5或图6)，
再与导线架连接；然而，也可以先将最下层的芯片(如图2E所示的20a) 与导线架600固接后，再依序将上层的芯片交互交错的往上堆叠。无论使 用前述何种方法来形成多芯片交错堆叠结构(包括30、 50或70)，其都 可以在完成芯片的堆叠后，再以金属导线640将多芯片交错堆叠结构(包 括30、 50或70)与导线架600的内引脚群610连接。很明显地，本发明 的形成多芯片交错堆叠的封装结构是先将多个芯片与导线架连完成接后， 才进行打线制程，故可以有效的简化封装制程。还是要再一次强调，在本 发明中的每一种多芯片交错堆叠的结构中(包括30、 50或70)，配置在 芯片上的焊垫均未被上层的芯片所覆盖或遮蔽，因此才可以在多个芯片与 导线架连接完成后，再进行打线制程。由于以金属导线640来连接芯片500 与导线架600为一现有技术，且已详细揭露于申请人已申请的第 95133670、 95133663及95133664案中，故在此不再赘述。
接着请参考图8，是本发明第7A及图7C沿AA线段剖面的多芯片偏移 堆叠封装结构的剖面示意图。导线架600与多芯片交错偏移堆叠结构50 之间是由多数条金属导线640来连接，其中导线架600是由多个相对排列 的内引脚群610、多个外引脚群(未标示于图上)以及一芯片承座620所 组成，而芯片承座620是配置于多个相对排列的内引脚群610之间，且与 多个相对排列的内引脚群610形成一高度差，以及一条状或环状汇流条 630配置于内引脚群610与芯片承座620之间，而汇流条630包含多个的 金属片段630n(n=l, 2， 3，....)，在本实施例中的汇流条630是与芯片承座 620成一共平面的配置。金属导线640n(n=a， b， c，…)是以打线制程将金属 导线640a的一端连接于芯片500d的第一焊垫或第三焊垫(例如前述图3A、
图3B、图3C中第一焊垫312a或第三焊垫344)，而金属导线640a的另 一端则连接于芯片结构500b的第一焊垫或第三焊垫。金属导线640d的一 端连接于芯片500c的第一焊垫或第三焊垫上，然后再将金属导线640d的 另一端连接至芯片500a的第一焊垫或第三焊垫上；接着再重复金属导线 640a及640d的过程。再接着，以金属导线640c、 640f、 640g、 640h将芯 片500d与导线架600的多个相对排列的内引脚群610完成电性连接。如 此一来，经由金属导线640a、 640c、 640d及640f等逐层完成连接后，便 可以将芯片500d、 500c、 500b及500a电性连接于导线架600，其中这些 金属导线640的材质可以使用金。
同时，由于本实施例的导线架600上配置有汇流条630，其可作为包 括电源接点、接地接点或信号接点的电性连接。例如，当以形成汇流条630 的多个金属片段630n(n=l， 2， 3，....)作为电路连接的转接点时，故可将金 属导线640b的一端连接于芯片500b的焊垫上，而金属导线640b的另一 端连接至汇流条的金属片段的上，然后再由金属导线640g来将汇流条的 金属片段连接至某一个内引脚上。
经由上述的说明，在本发明的实施例中，可选择地将金属导线的一端 连接于芯片的焊垫，而金属导线的另一端连接至汇流条630之上或是选择 性地连接至一个或多个金属片段之上。由于汇流条630上已配置有一个或 多个金属片段，可以使得多芯片堆叠结构上的焊垫运用更具弹性，例如， 可以利用此汇流条630的结构，将某几个金属片段设定为接地接点，例如 图7A及图7C中的金属片段6301，而某几个金属片段则设定为电源接点， 甚至于可以将某几个金属片段也设定为信号接点，例如图7C中的金属片 段6303及6305。因此，这些金属片段的配置，则形成类似电性转接点的 功能。故当多芯片堆叠结构上的焊垫需要跳线或跨线才能完成电路的连接 时，就不需要横向跨过其它的金属导线，而可经由金属片段的转接来完成。 如此，就不会产生为了跨越其它金属导线而使要跨越的金属导线的弧度增
加，也因此不但可以增加电路设计或是应用上的弹性，也可以有效的提高 封装制程的产能及可靠度。很明显地，在本实施例的多芯片交错堆叠的结
构50，其配置在芯片上的焊垫均未被上层的芯片所覆盖或遮蔽，因^:可以
在多个芯片与导线架连完成接后，再进行打线制程。
接着请参考图9、图10及图11，是本发明第7A及图7C沿AA线段剖 面的多芯片偏移堆叠结构的另一实施例的剖面示意图。图9、图10及图 11的导线架600的汇流条630的配置方式可以是图7A的条状配置，也可 以是图7C中的环状配置。同样的，在本实施例中的汇流条630上也配置 有多个金属片段。很明显地，图9、图IO及图11与图8的差异处在于仅 在导线架600的结构不相同，例如图9中的导线架600的汇流条630的高 度与内引脚610共平面而与芯片承座620形成一高度差；图10中的导线 架600的汇流条630与内引脚610及芯片承座620间形成一高度差；而图 11中的导线架600的内引脚610与芯片承座620形成共平面而与汇流条 630形成一高度差。此外，图9、图IO及图11在导线架600与多芯片交 错偏移堆叠结构50之间使用多数条金属导线640的连接过程与图8相同， 在此不再赘述。
接着再，请参考图12所示，是本发明图7B及图7D沿AA线段剖面的 多芯片偏移堆叠结构的再一实施例的剖面示意图。如图12所示，在本实 施例中的导线架600是由多个相对排列的内引脚群610、多个外引脚群(未 标示于图上)以及一芯片承座620所组成，而芯片承座620是配置于多个 相对排列的内引脚群610之间，且与多个相对排列的内引脚群610形成一 高度差的结构，以及至少一条配置在内引脚群610与芯片承座620之间的 汇流条630，其中汇流条630与芯片承座620之间会形成一共平面，而汇 流条630也是由多个金属片段63011(11=1，2，3，....)所形成。同样的，当多 芯片交错偏移堆叠结构与导线架600接合后，进行金属导线640的打线连 接，由于将导线架600与多芯片交错偏移堆叠结构以金属导线连接的过程
与上述实施例相同，且打线制程并非本发明的特征，于此便不再赘述。在 此仍然要强调，虽然图12的汇流条630为至少一条状结构或是至少一环 状结构的示意图，然而在实施的应用上，可以视电路的设计以及复杂情形
而使用多数条汇流条；而对多数条汇流条630之间的应用与图7B、图7D 的实施例相同，于此也不再赘述。此外，图12也仅为一实施例，其在导 线架600的结构，也可以与图8至图11中的导线架600的结构相同，故 其详细的连接过程也不再赘述。很明显地，本发明的形成多芯片交错堆叠 的封装结构是先将多个芯片与导线架连完成接后，才进行打线制程，故可 以有效的简化封装制程。还是要再一次强调，在本实施例中的多芯片交错 堆叠的结构50中，配置在芯片上的焊垫均未被上层的芯片所覆盖或遮蔽， 因此可以在多个芯片与导线架连完成接后，再进行打线制程。
显然地，依照上面实施例中的描述，本发明可能有许多的修正与差异。 因此需要在其附加的权利要求项的范围内加以理解，除了上述详细的描述 外，本发明还可以广泛地在其它的实施例中施行。上述仅为本发明的较佳 实施例而已，并非用以限定本发明的申请专利范围；凡其它未脱离本发明 所揭示的精神下所完成的等效改变或修饰，均应包含在下述申请专利范围 内。
权利要求
1.一种导线架中具有多段式汇流条的堆叠式芯片封装结构，其特征在于包含一导线架，是由多个相对排列的内引脚、多个外引脚以及一芯片承座所组成，其中该芯片承座是配置于该多个相对排列的内引脚之间，且与该多个相对排列的内引脚形成一高度差；一多芯片交错偏移堆叠结构，是固接于该芯片承座之上，该多芯片交错偏移堆叠结构由多个第一芯片及多个第二芯片交互交错并以一偏移量堆叠而成且每一该第一芯片的一主动面上的一侧边附近配置并暴露多个焊垫及每一该第二芯片的主动面上的相对于这些第一芯片的这些暴露焊垫的另一侧边附近亦配置并暴露这些焊垫，其中该多芯片交错偏移堆叠结构的该多个第一芯片及该多个第二芯片通过多数条金属导线与该多个成相对排列的内引脚群电性连接；一封装体，包覆该多芯片交错偏移堆叠结构及该导线架，这些外引脚是伸出于该封装体外；以及至少一汇流条，是配置于该多个相对排列的内引脚与该芯片承座之间且与该芯片承座形成一共平面，且该汇流条是以多个金属片段所形成。
2. —种导线架中具有多段式汇流条的堆叠式芯片封装结构，其特征 在于包含一导线架，是由多个外引脚、多个相对排列的内引脚以及一芯片承座 所组成，其中该芯片承座是配置于这些相对排列的内引脚之间，且与这些 相对排列的内引脚形成一高度差；一多芯片交错偏移堆叠结构，是固接于该芯片承座的上，该多芯片交 错偏移堆叠结构由多个第一芯片及多个第二芯片交互交错并以一偏移量 堆叠而成且每一该第一芯片的一主动面上的一侧边附近配置并暴露多个 焊垫及每一该第二芯片的一主动面上的相对于该第一芯片的该多个暴露 焊垫的另一侧边附近亦配置并暴露这些焊垫，其中该多芯片交错偏移堆叠 结构的这些第一芯片及这些第二芯片通过多数条金属导线与这些成相对 排列的内引脚群电性连接；一封装体，包覆该多芯片交错偏移堆叠结构及该导线架，这些外引脚 是伸出于该封装体外；以及至少一汇流条，是配置于这些相对排列的内引脚与该芯片承座之间且 与这些内引脚形成一共平面，且该汇流条是以多个金属片段所形成。
3. —种导线架中具有多段式汇流条的堆叠式芯片封装结构，其特征在于包含一导线架，是由多个外引脚、多个相对排列的内引脚以及一芯片承座 所组成，其中该芯片承座是配置于这些相对排列的内引脚之间，且与这些相对排列的内引脚形成一高度差；一多芯片交错偏移堆叠结构， 一多芯片交错偏移堆叠结构，是固接于 该芯片承座之上，该多芯片交错偏移堆叠结构由多个第一芯片及多个第二 芯片交互交错并以一偏移量堆叠而成且每一该第一芯片的一主动面上的 一侧边附近配置并暴露多个焊垫及每一该第二芯片的一主动面上的相对 于该第一芯片的这些暴露焊垫的另一侧边附近亦配置并暴露这些焊垫，其 中该多芯片交错偏移堆叠结构的这些第一芯片及这些第二芯片通过多数条金属导线与这些成相对排列的内引脚群电性连接；一封装体，包覆该多芯片交错偏移堆叠结构及该导线架，这些外引脚 是伸出于该封装体外；以及至少一汇流条，是配置于这些相对排列的内引脚与该芯片承座之间且 与这些相对排列的内引脚与该芯片承座形成一高度差，且该汇流条是以多 个金属片段所形成。
4. 一种导线架中具有多段式汇流条的堆叠式芯片封装结构，其特征在于包含一导线架，是由多个外引脚、多个相对排列的内引脚以 及一芯 片承座所组成，其中该芯片承座是配置于这些相对排列的内引脚之间，且 与这些相对排列的内引脚形成一共平面；一多芯片交错偏移堆叠结构， 一多芯片交错偏移堆叠结构，是固接于 该芯片承座之上，该多芯片交错偏移堆叠结构由多个第一芯片及多个第二 芯片交互交错并以一偏移量堆叠而成且每一该第一芯片的一主动面上的 一侧边附近配置并暴露多个焊垫及每一该第二芯片的一主动面上的相对 于这些第一芯片的这些暴露焊垫的另一侧边附近亦配置并暴露多个焊垫， 其中该多芯片交错偏移堆叠结构的这些第一芯片及这些第二芯片通过多 数条金属导线与该多个成相对排列的内引脚群电性连接；一封装体，包覆该多芯片交错偏移堆叠结构及该导线架，该多个外引脚是伸出于该封装体外；以及至少一汇流条，是配置于这些相对排列的内引脚与该芯片承座之间且 与该多个相对排列的内引脚与该芯片承座形成一高度差，且该汇流条是以 多个金属片段所形成。
5.如权利要求l、 2、 3或4所述的封装结构，其特征在于，该多芯 片交错偏移堆叠结构中的每一该芯片包括一芯片本体，具有一焊线接合区域，该焊线接合区域是邻近于该芯片 本体的单一侧边或相邻两侧边，其中该芯片本体具有多个位于该焊线接合区域内的一第一焊垫以及位于该焊线接合区域外的多个第二焊垫；一第一保护层，配置于该芯片本体上，其中该第一保护层具有多个第 一开口，以暴露出这些第一焊垫与这些第二焊垫；一重配置线路层，配置于该第一保护层上，其中该重配置线路层从这 些第二焯垫延伸至该焊线接合区域内，而该重配置线路层具有位于该焊线接合区域内的多个第三焊垫；以及一第二保护层，覆盖于该重配置线路层上，其中该第二保护层具有多 个第二开口，以暴露出这些第一焊垫以及这些第三焊垫。
6. —种导线架中具有多段式汇流条的堆叠式芯片封装结构，其特征 在于包含一导线架，是由多个相对排列的内引脚、多个外引脚以及一芯片承座 所组成，其中该芯片承座是配置于该多个相对排列的内引脚之间，且与该 多个相对排列的内引脚形成一高度差；一多芯片交错偏移堆叠结构，是固接于该芯片承座的上，该多芯片交 错偏移堆叠结构由两个第一芯片及两个第二芯片交互交错并以一偏移量 堆叠而成且每一该第一芯片的一主动面上的一侧边附近配置并暴露多个 焊垫及每一该第二芯片的一主动面上的相对于这些第一芯片的这些暴露 焊垫的另一侧边附近亦配置并暴露多个焊垫；多数条金属导线，是将该两个第一芯片及该两个第二芯片上的多个 暴露的焊垫与这些成相对排列的内引脚群电性连接；一封装体，包覆该多芯片交错偏移堆叠结构及该导线架，这些外引脚 是伸出于该封装体外；以及至少一汇流条，是配置于该多个相对排列的内引脚与该芯片承座之间 且与该芯片承座形成一共平面，且该汇流条是以多个金属片段所形成。
7. —种导线架中具有多段式汇流条的堆叠式芯片封装结构，其特征 在于包含一导线架，是由多个外引脚、多个相对排列的内引脚以及一芯片承座 所组成，其中该芯片承座是配置于这些相对排列的内引脚之间，且与这些 相对排列的内引脚形成一高度差；一多芯片交错偏移堆叠结构，是固接于该芯片承座的上，该多芯片交 错偏移堆叠结构由两个第一芯片及两个第二芯片交互交错并以一偏移量 堆叠而成且每一该第一芯片的一主动面上的一侧边附近配置并暴露多个焊垫及每一该第二芯片的主动面上的相对于该第一芯片的这些暴露焊垫 的另一侧边附近亦配置并暴露多个焊垫；多数条金属导线，是将该两个第一芯片及该两个第二芯片上的多个已暴露的焊垫与这些成相对排列的内引脚群电性连接；一封装体，包覆该多芯片交错偏移堆叠结构及该导线架，这些外引脚 是伸出于该封装体外；以及至少一汇流条，是配置于这些相对排列的内引脚与该芯片承座之间且 与这些内引脚形成一共平面，且该汇流条是以多个金属片段所形成。
8. —种导线架中具有多段式汇流条的堆叠式芯片封装结构，其特征 在于包含一导线架，是由多个外引脚、多个相对排列的内引脚以及一芯片承座 所组成，其中该芯片承座是配置于这些相对排列的内引脚之间，且与这些相对排列的内引脚形成一高度差；一多芯片交错偏移堆叠结构，是固接于该芯片承座的上，该多芯片交 错偏移堆叠结构由两个第一芯片及两个第二芯片交互交错并以一偏移量 堆叠而成且每一该第一芯片的一主动面上的一侧边附近配置并暴露多个 焊垫及每一该第二芯片的一主动面上的相对于这些第一芯片的这些暴露 焊垫的另一侧边附近亦配置并暴露多个焊垫；多数条金属导线，是将该两个第一芯片及该两个第二芯片上的多个已 暴露的焊垫与这些成相对排列的内引脚群电性连接；一封装体，包覆该多芯片交错偏移堆叠结构及该导线架，这些外引脚 是伸出于该封装体外；以及至少一汇流条，是配置于这些相对排列的内引脚与该芯片承座之间， 且该汇流条与这些相对排列的内引脚及该芯片承座形成一高度差，且该汇 流条是以多个金属片段所形成。
9. 一种导线架中具有多段式汇流条的堆叠式芯片封装结构，其特征 在于包含一导线架，是由多个外引脚、多个相对排列的内引脚以及一芯片承座 所组成，其中该芯片承座是配置于这些相对排列的内引脚之间，且与这些 相对排列的内引脚形成一共平面；一多芯片交错偏移堆叠结构，是固接于该芯片承座的上，该多芯片交 错偏移堆叠结构由两个第一芯片及两个第二芯片交互交错并以一偏移量 堆叠而成且每一该第一芯片的一主动面上的一侧边附近配置并暴露多个 焊垫及每一该第二芯片的主动面上的相对于该第一芯片的这些暴露焊垫 的另一侧边附近亦配置并暴露多个焊垫；多数条金属导线，是将该两个第一芯片及该两个第二芯片上的多个已 暴露的焊垫与这些成相对排列的内引脚群电性连接；一封装体，包覆该多芯片交错偏移堆叠结构及该导线架，这些外引脚 是伸出于该封装体外；以及至少一汇流条，是配置于这些相对排列的内引脚与该芯片承座之间且 与该芯片承座形成一高度差，且该汇流条是以多个金属片段所形成。
10.如权利要求6、 7、 8或9所述的封装结构，其特征在于，该多芯 片交错偏移堆叠结构中的每一该芯片包括一芯片本体，具有一焊线接合区域，该焊线接合区域是邻近于该芯片 本体的单一侧边或相邻两侧边，其中该芯片本体具有位于该焊线接合区域内的多个第一焊垫以及位于该焊线接合区域外的多个第二焊垫；一第一保护层，配置于该芯片本体上，其中该第一保护层具有多个第一开口，以暴露出这些第一焊垫与这些第二焊垫；一重配置线路层，配置于该第一保护层上，其中该重配置线路层从这些第二焊垫延伸至该焊线接合区域内，而该重配置线路层具有位于该焊线接合区域内的多个第三焊垫；以及一第二保护层，覆盖于该重配置线路层上，其中该第二保护层具有多个第二开口，以暴露出这些第一焊垫以及这些第三焊垫。
11.一种具有多段式汇流条的导线架结构，包括多个相对排列的内引脚、 一个配置于该内引脚之间的芯片承座以及至少一个配置于这些内引脚与该芯片承座之间的汇流条所组成，其特征在于 该汇流条是以多个金属片段所形成。
全文摘要
本发明提供一种于导线架中具有多段式汇流条的交错偏移堆叠的封装结构，包含一个由多个相对排列的内引脚群、多个外引脚群以及一芯片承座所组成的导线架，其中芯片承座是配置于多个相对排列的内引脚群之间，且与多个相对排列的内引脚群形成一高度差；一堆叠式芯片装置是由多个芯片堆叠形成，配置于芯片承座上且多个芯片与多个相对排列的内引脚群形成电性连接；以及一个封装体，用以包覆堆叠式芯片装置及导线架；其中导线架中包括至少一汇流条，是配置于多个相对排列的内引脚群与芯片承座之间且汇流条是以一多段式方式形成。
文档编号H01L23/31GK101364593SQ200710143298
公开日2009年2月11日 申请日期2007年8月9日 优先权日2007年8月9日
发明者沈更新, 陈煜仁 申请人:南茂科技股份有限公司;百慕达南茂科技股份有限公司