专利名称：快闪存储器件及其制造方法
技术领域：
本发明一般涉及快闪存储器件，更具体涉及快闪存储器件的制造 方法，其中利用含氮化物的膜保护周边区域的晶体管。
背景技术：
通常，在快闪存储器件的制造中，通过利用具有高密度的单元靶 (target)来实施栅极蚀刻过程，以限定单元区域和周边区域。在这种 情况下，由于在单元区域和周边区域中形成的晶体管的各自密度不同， 因此在栅极蚀刻过程中负载不同。如果蚀刻栅极使得在单元区域的浮动 栅极中不产生桥，则周边区域的隧道氧化物膜受损。由于周边区域的晶 体管的密度相对低于单元区域的晶体管密度，因此隧道氧化物膜受到等 离子体损伤。这种缺陷大大地改变了晶体管的特性。例如，在NMOS 晶体管的情况下，电导(Gm)下降，热载流子注入(HCI)被进一步 加速，还减少了热栽流子保持时间。因此，由于漏极的范围被扩大，因 而不能保证有效沟道长度。这种现象也发生在PMOS晶体管中，导致 在器件的离子结部分中产生漏电流。发明内容因此，本发明解决上述问题，并且可以通过在周边区域中形成隧 道氧化物膜之前通过形成栅极保护膜来防止栅极蚀刻过程中对晶体管 的损伤。在本发明的一方面，提供一种制造快闪存储器件的方法，所述方 法包括以下步骤在半导体村底的周边区域上形成栅极保护图案;在其 中形成有所述保护图案的半导体衬底上形成隧道绝缘膜；在相邻的所述 栅极保护图案之间的隧道绝缘膜上形成第一导电膜；在所述第一导电膜 和所述栅极保护图案上形成介电膜；蚀刻所述周边区域中的所述介电膜 的一部分，以暴露相邻栅极保护图案之间的所述第一导电膜的一部分； 在所述介电膜和第一导电膜上形成第二导电膜；和蚀刻第二导电膜、介 电膜、第一导电膜、隧道绝缘膜和栅极保护图案以形成栅极，其中所述 栅极保护图案保留在所述周边区域中的第一导电膜和隧道绝缘膜二者 的侧壁上。
图1~6是说明根据本发明一个实施方案的制造快闪存储器件的 方法的截面图。
具体实施方式
现在将参照
根据本发明内容的具体实施方案。图1~6是说明根据本发明一个实施方案的制造快闪存储器件的 方法的截面图。参照图1，在具有限定的周边区域和限定的单元区域的半导体衬底 101上形成栅极保护层(未示出)。栅极保护层优选为含氮化物的层，例如 氮化物膜或氧化物-氮化物膜。利用掩模蚀刻栅极保护层，从而在周边区域 中形成栅极保护图案102。相邻栅极保护图案102之间的距离为宽度A， 其优选小于在周边区域中后续形成的栅极长度的一半。换言之，当第一多 晶硅膜和第二多晶硅膜在后续过程中形成并J^目互接触时，宽度A优选小于^fr极长度的一半。参照图2，在半导体衬底101上形成隧道绝缘膜103。此时，可以允 许隧道绝缘膜103保留在栅极保护图案102的侧壁上。但是，优选从栅极 保护图案102的侧壁上移除隧道绝缘膜103,如图2所示。参照图3，在随道绝缘膜103上形成用于浮动栅极的第一导电膜104。 优选利用化学M抛光(CMP)过程来抛光第一导电膜104，直到暴露出 栅极保护图案102。如图3所示，栅极保护图案102的高度高于隧道绝缘 膜103的高度，并且与随道绝缘膜103和第一导电膜104的总高度相同。 优选栅极保护图案102的高度等于或小于随道绝缘膜103和第一导电膜 104的总高度。第一导电膜104优选包括多晶硅膜。介电膜105形成在第 一导电膜104上。选择性蚀刻在周边区域中形成的介电膜105—部分，以 暴露出第一导电膜104。在这种情况下，介电膜105的蚀刻区域200位于 相邻栅极保护图案102之间，并且蚀刻区域200比相邻初f极保护图案102 之间的宽度A更窄。
接着，连接第一导电膜104和第二导电膜106，如图4所示。在第一导电膜104的暴露部分和随道绝缘膜105上形成用于控制栅 极的第二导电膜106。通过CMP抛光第二导电膜106的顶表面。第二导 电膜106优选包括多晶硅膜。优选在第二导电膜106上形成低电阻膜(例 如WSiJ或硬掩模氮化物。参照图5，在第二导电膜106上形成用于栅极的掩模图案107、 107a。 在周边区域中形成的掩模图案107a具有宽度B，掩模图案107a的宽度B 优选大于相邻栅极保护图案102之间的宽度A。此外，掩模图案107a的宽 度B优选与在周边区域中待形成的栅极的宽度相同。参照图6，利用图5的4^模图案107、 107a来实施千蚀刻过程，以 形成周边区域的栅极图案或晶体管109a和单元区域的栅极图案或存储单 元109。周边区域的栅极图案109a包括栅极保护图案102、隧道绝缘膜103、 第一导电膜104、介电膜105和第二导电膜106。栅极保护图案102保留在 隧道绝缘膜103和第一导电膜104的侧壁上。同样，单元区域的相f极图案 109包括隧道绝缘膜103、第一导电膜104、介电膜105和第二导电膜106。 此时，栅极保护图案102可以根据栅极蚀刻选择性来形成具有介电膜105 的台阶。如图6所示，没有形成台阶，并且第二导电膜106的宽度与栅极 保护图案102和第一导电膜104的总宽度相同。栅极保护图案102和介电 膜105之间的台阶的宽度优选小于相邻栅极之间距离的一半，以在后续过 程中保护栅极。此外，蚀刻的栅极保护图案的宽度优选小于所得栅极宽度 的一半。如上所述，根据本发明，周边区域的栅极保护图案优选包含氮化物 或氧化物-氮化物。因此，可以保护栅极的侧壁免受等离子体蚀刻并且可以 防止栅极特性劣化。虽然已经参照特定的实施方案进行了上述说明，但是对本领域技术人 员而言，可以在不偏离^^开内容和所附权利要求的精神和范围的情况下 对4^>开内容做出各种变化和修改。
权利要求
1.一种制造快闪存储器件的方法，所述方法包括以下步骤在半导体衬底的周边区域上形成栅极保护图案；在所述半导体衬底上形成隧道绝缘膜；在相邻的栅极保护图案之间的所述隧道绝缘膜上形成第一导电膜；在所述第一导电膜和所述栅极保护图案上形成介电膜；蚀刻所述周边区域中的所述介电膜的一部分，以暴露出相邻栅极保护图案之间的所述第一导电膜的一部分；在所述介电膜和所述第一导电膜上形成第二导电膜；和蚀刻所述第二导电膜、所述介电膜、所述第一导电膜、所述隧道绝缘膜和所述栅极保护图案以形成栅极，其中所述栅极保护图案保留在所述周边区域中的所述第一导电膜和所述隧道绝缘膜二者的侧壁上。
2. 权利要求l所述的方法，其中所述栅极保护图案包含氮化物膜。
3. 权利要求1所述的方法，其中所述栅极保护图案包含氧化物-氮化物 膜。
4. 权利要求l所述的方法，其中在所述第一导电膜的两侧壁上形成的 蚀刻的栅极保护图案的宽度小于所述栅极的宽度的一半。
5. 权利要求l所述的方法，其中所述栅极保护图案的高度等于或低于 所述第 一导电膜和所述隧道绝缘膜的总高度。
6. 权利要求l所述的方法，其中所述蚀刻形成栅极的步骤包括基于蚀 刻选择性在所述栅极保护图案和所述介电膜之间形成台阶。
7. 权利要求6所述的方法，其中所述台阶的宽度小于相邻栅极之间距 离的一半。
8. —种快闪存储器件，包含具有堆叠型结构的晶体管，所述堆叠型结构包括在半导体衬底的周 边区域上的隧道绝缘膜、在所述隧道绝缘膜上的第一导电膜、在所述第 一导电膜上的介电膜、和在所述介电膜上的第二导电膜；和在所述隧道绝缘膜和所述第一导电膜二者的侧壁上形成的栅极保护 图案。
9. 权利要求8所述的快闪存储器件，其中所述栅极保护图案的宽度小于所述晶体管的宽度的一半。
10. 权利要求8所述的快闪存储器件，其中所述栅极保护图案包含氮化 物膜。
11. 权利要求8所述的快闪存储器件，其中所述栅极保护图案包含氧化 物-氮化物膜。
12. 权利要求8所述的快闪存储器件，其中所述栅极保护图案的高度等 于或低于所述笫一导电膜和所述隧道绝缘膜的总高度。
13. —种快闪存储器件，包含晶体管，所述晶体管包含在半导体衬底的周边区域中形成的隧道绝 缘膜、在所述隧道绝缘膜上形成的浮动栅极、和在所述浮动栅极上形成 的控制栅极；多个存储单元，所述存储单元的每一个均包含在半导体衬底的单元 区域中形成的单元隧道绝缘膜、在所述单元隧道绝缘膜上形成的单元浮 动栅极、在所述单元浮动栅极上形成的单元介电膜、和在所述单元介电 膜上形成的控制栅极；和在所迷晶体管的隧道绝缘膜和浮动栅极二者的侧壁上形成的栅极保 护图案。
14. 权利要求13所述的快闪存储器件，其中所述栅极保护图案包含氮化 物膜。
15. 权利要求13所述的快闪存储器件，其中所述栅极保护图案包含氧化 物-氮化物膜。
16. 权利要求13所述的快闪存储器件，其中所述栅极保护图案的宽度小 于所述晶体管宽度的一半。
17. 权利要求13所述的快闪存储器件，其中所述栅极保护图案的高度高 于所述隧道绝缘膜的高度，并且等于或低于所述浮动栅极和所述隧道绝 缘膜的总高度。
18. 权利要求13所述的快闪存储器件，其中所述栅极保护图案和所述浮 动栅极的总宽度等于所述控制栅极的宽度.
19. 权利要求13所述的快闪存储器件，其中所述晶体管还包含在所述浮 动栅极和所述控制栅极之间形成的介电膜，并且所述浮动栅极和所述控 制栅极通过在所述介电膜中形成的接触孔而相互接触。
全文摘要
本发明涉及快闪存储器件及其制造方法。所述方法包括如下步骤在半导体衬底的周边区域上形成栅极保护图案；在所述半导体衬底上形成隧道绝缘膜；在相邻的栅极保护图案之间的所述隧道绝缘膜上形成第一导电膜；在所述第一导电膜和所述栅极保护图案上形成介电膜；蚀刻所述周边区域中的所述介电膜的一部分，以暴露出相邻栅极保护图案之间的所述第一导电膜的一部分；在所述介电膜和所述第一导电膜上形成第二导电膜；和蚀刻所述第二导电膜、所述介电膜、所述第一导电膜、所述隧道绝缘膜和所述栅极保护图案以形成栅极，其中所述栅极保护图案保留在所述周边区域中的所述第一导电膜和所述隧道绝缘膜二者的侧壁上。
文档编号H01L29/423GK101127329SQ20071014527
公开日2008年2月20日 申请日期2007年8月17日 优先权日2006年8月17日
发明者黄畴元 申请人:海力士半导体有限公司