专利名称：半导体器件的制造方法
技术领域：
本发明涉及一种半导体器件，更确切地说，涉及一种半导体器件的制造 方法。
背景技术：
半导体技术的各个方面已经集中在提高半导体器件的集成度上(如，获得 更小规模的器件)。在使半导体器件规模缩小的发展中，减小沟道长度是一种 十分重要的方式。减小沟道长度会引起一些不良后果，例如短沟道效应。为了克服或以其它方式抑制短沟道效应，可以选用水平縮小或垂直縮小。 水平縮小特别应用于栅极宽度方面，垂直縮小特别应用于栅绝缘厚度方面以及 源极/漏极结深度方面。通过水平縮小和垂直縮小，施加的电压降低，而且半 导体衬底的掺杂密度得到提高。尤其是沟道区的掺杂分布(doping profile)得 到了有效控制。尽管半导体器件尺寸上的縮小是可以执行的，但用于运行电子器件所需必 要能量较高。例如，从NMOS晶体管的源极注入的电子在漏极的电势梯度区 域显著地加速，因此，NMOS晶体管变得易受热载流子形成的影响。所以， 为了克服热载流子的形成可选用轻掺杂漏极(LDD)结构。如图1所示，在具有LDD结构的晶体管中，低浓度n型区104置于沟道 102以及高浓度n+型源极/漏极106之间。在漏极结附近，低浓度n型区104 使较高的漏电压降低以防止快速电势梯度，从而抑制热载流子的形成。为了在半导体器件中达到高集成度，已提出了很多用于制造具有LDD结 构的MOSFET的技术。 一种用于在栅极103的侧壁上形成间隔子105的LDD 的制造方法就是这样的一种方法。当应用这种方法时(males)，就可以达到
沟道长度上的縮小，它的缺点是其引起了电荷迁移率的降低。这种电荷迁移率 的降低将引起驱动电流的降低，这将反过来影响半导体器件的工作性能。发明内容本发明的各实施方式涉及一种可以提高加在晶体管的沟道的应力以提高 电荷迁移率的半导体器件的制造方法。根据本发明的各项实施方式， 一种半导体器件的制造方法包括下述各步 骤中的至少一项。在半导体衬底上和/或上方形成晶体管。在晶体管的栅极以 及源极/漏极区上和/或上方形成硅化物。从晶体管的间隔子上去除最上面的氧 化物膜。在包括栅极的衬底的整个表面上和/或上方形成接触停止层。根据本发明的各实施方式，晶体管的形成将包括下述各步骤的至少一项。 在半导体衬底上和/或上方形成栅绝缘膜。在栅绝缘膜上和/或上方形成栅极。在栅极两侧的有源区的整个表面上和/或上方形成轻掺杂漏极(LDD)区。在 栅极的两侧壁上形成具有氧化物-氮化物-氧化物(ONO)结构的间隔子。在包 括间隔子的栅极的两侧的衬底表面上和/或上方形成源极/漏极区。根据本发明的各实施方式，所述形成间隔子的步骤包括以下各步骤中的 至少一项。在包括栅极的衬底的整个表面上和/或上方顺续层叠氧化物膜，氮 化物膜以及氧化物膜。执行反应离子蚀刻工艺，从而ONO结构就留在栅极的 两侧壁上。根据本发明的各实施方式，ONO结构包括从衬底的较低表面顺续层叠 厚度范围为大约150至200埃的氧化物膜，厚度范围为大约150至200埃的氮 化物膜，以及厚度范围为大约300到500埃的氧化物膜。优选地，应用湿刻工艺去除最上面的氧化物膜，湿刻工艺可以选用NH4F 和HF的混合溶液以及HF缓冲液(BHF)中的任意一种执行30到60秒。NHf 和HF的混合溶液的混合比例为30:6。优选地，应用等离子体增强化学气相沉积(PECVD)法形成接触停止层。 这里，PECVD法可在偏置功率设置为10至20W ， SiH4与NH3的比例设置为 3:1至5:1之间的条件下，在300至500 。C的温度上执行30至60秒。更详细 地说，当在半导体衬底上形成NMOS晶体管时，用于PEVCD法的偏置功率 将设置为10至12W， SiH4与NH3的比例将设置为5:1，这样，接触停止层将具有张应力特性。作为另一种选择，当在半导体衬底上形成PMOS晶体管时，用于PECVD法的偏置功率将设置为18至20W， SiH4与NH3的比例将设置为 3:1，这样，接触停止层将具有压縮应力特性。优选地，接触停止层的厚度为300至500埃。优选地，接触停止层由氮化物膜形成。
图1示出了一种制造半导体器件的方法；以及图2A至2E示出了一种根据本发明的各实施方式制造半导体器件的方法。
具体实施方式
如图2A所示，器件隔离膜201形成于半导体衬底200的场区中，以在半 导体衬底200中定义有源区。可应用隔离工艺，例如浅沟道隔离(STI)，形 成器件隔离膜201 。半导体衬底200可以是一种传导n型单晶硅衬底或一种传 导p型单晶硅衬底。如图2B所示，在器件隔离膜201形成之后，形成晶体管，其包括栅绝 缘膜202;栅极203;轻掺杂漏极(LDD)区204;包括第一氧化物膜205，氮 化物膜206以及第二氧化物膜207的间隔子208;以及源极/漏极区209。可应用热氧化工艺将栅绝缘膜202沉积于半导体衬底200的有源区上和/ 或上方。在栅绝缘膜202上层叠用于栅极203的导电层。在导电层上和/或上 方将要形成栅极203的区域中形成相应于栅极203的图案的用于蚀刻掩模的光 刻胶图案。可应用光刻工艺形成光刻胶图案。之后，蚀刻导电层以及栅绝缘膜 202，直到暴露出半导体衬底200的有源区，届时，同时留下导电层和栅绝缘 层202。从而，可在有源区的一部分上和/或上方形成栅极203的图案以及栅极 绝缘膜202的图案。之后，可应用低浓度掺杂剂离子注入工艺在衬底200的整个表面形成LDD 区204。如果掺杂剂离子为n型，可以在下述条件下应用砷(AS)离子能量 为大约l至3KeV之间，剂量为大约5E14至5E15离子/平方厘米(ions/cm2) 之间。如果掺杂剂离子为p型，可在下述条件下应用BF2离子能量为大约l 至3KeV之间，剂量为大约1E14至E15离子/平方厘米(ions/cm2)之间。将 掺杂剂离子注入半导体衬底200暴露出的有源区中，以形成低浓度掺杂剂离子 注入区。通过后续的退火工艺，低浓度掺杂剂离子注入区变成LDD区204。 也就是说，可在位于栅极203的两个侧壁的有源区的表面形成LDD区204。随后，应用低压化学气相沉积(LPCVD)法沉积绝缘膜。这时，绝缘膜 可由具有氧化物-氮化物-氧化物(ONO)结构的三层层叠膜组成，该ONO结 构包括第一氧化物膜205，氮化物膜206以及第二氧化物膜207。第一氧化物 膜205的厚度可为大约150至200埃之间。氮化物膜206的厚度可为大约150 至200埃之间。第二氧化物膜207的厚度可为大约300至500埃之间。第一氧 化物膜205以及第二氧化物膜207可由正硅酸四乙酯(TEOS)组成。如图2B所示， 一旦ONO绝缘膜形成，可以应用例如反应离子蚀刻(RIE) 技术的具有各向异性蚀刻特性的干刻工艺蚀刻该ONO绝缘膜。通过该蚀刻形 成具有留在栅极203的侧壁上的ONO绝缘膜结构的间隔子208。应用高浓度掺杂剂离子注入工艺，在包括间隔子208的栅极203的两侧的 衬底200的表面中形成源极/漏极区209。如果应用n型掺杂剂离子，在衬底 200的整个表面注入磷P+离子，其能量范围在大约4至6KeV，并剂量为4E14 至5E15ions/cm2。如果应用p型掺杂剂离子，在衬底200的整个表面注入硼 B+离子，其能量范围在大约2至4KeV，并剂量为1E15至5E15 ions/cm2。在 上述情况下形成源极/漏极区209。在晶体管形成之后，在包括晶体管的源极/漏极区209以及栅极203的衬 底200的整个表面上和/或上方形成硅化物层。为了形成硅化物层，在衬底200 上和/或上方顺序层叠Co层，Ti层以及TiN层。Co层的厚度范围为大约120 至150埃。Ti层的厚度范围为大约190至210埃。TiN层的厚度范围为大约 210至230埃。Ti层可作为Co和Si之间反应期间的防氧的保护膜。Ti层也可 以控制Co和Si之间的反应。形成Ti层以及TiN层的工艺可在同一沉积腔室 连续执行或是在不同沉积腔室分别执行。硅化物层形成以后，在形成后的产物上执行第一快速热处理工艺(RTP)。 在源极/漏极区209和栅极203的表面上和/或上方选择性地形成CoSi层。第一 RTP将在温度范围大约450至500 。C之间执行50至60秒。紧接着，在第一 RTP完成之后，顺序去除未进行反应的Co层，Ti层以及TiN层。这时，可应
用预定的湿刻工艺去除未进行反应的CO层和Ti层。如图2C所示，然后对上述工艺的产物执行第二RTP。在源极/漏极区209 以及栅极203的表面上和/或上方选择形成硅化钴层210。这时，第二RTP将 在温度范围大约800至850 。C之间执行10至40秒。如图2D所示，从具有ONO结构的间隔子208上去除最上面的第二氧化 物膜207。这时，应用NH4F和HF的混合溶液以及HF缓冲液中的任意一种 执行湿刻工艺30至60秒，从而去除第二氧化物膜207。当执行去除ONO结构的第二氧化物膜的工艺时，在接近位于衬底200的 较低侧的沟道区形成接触停止层211。因此，沟道区引入更大应力(stress)。如图2E所示，应用氮化物膜(SiN)在包括栅极203的衬底200的整个 表面上和/或上方形成接触停止层211。应用等离子增强化学气相沉积 (PECVD)法形成接触停止层211。接触停止层211的厚度范围为大约300 至500埃。PECVD法在温度范围为大约300至500°C之间执行30至60秒。 应用范围在大约10至20W的偏置功率并由此将SiH4与NH3的比例设置为3:1 至5:1来执行用于沉积接触停止层211的PECVD法。这时，在偏置功率的范围为大约10至12W时，SiN将表现出更大的张应 力(tensile stress)。随着SiH4所占的百分比比NH3的百分比更大，例如，当 SiH4与NH3的比例为5:1时，就可以得到更大的张应力。想要得到更大的张应 力，所述晶体管可选用NMOS晶体管。在偏置功率增加为18至20W时，SiN将表现出更大的压縮应力。由于 SiH4所占的百分比变为比NH3的百分比更小，例如，当SiH4与NH3的比例为 3:1时，就可以得到更大的压縮应力。为了得到更大的压缩应力，所述晶体管 可选用PMOS晶体管。根据本发明的各实施方式，MOSFET晶体管可为NMOS晶体管。在晶体 管形成结束之后，在包括栅极203的衬底200的整个表面上和/或上方形成具 有大的张应力特性的接触停止层211。可在偏置功率降低并且SiH4所占的百分 比增加的条件下沉积接触停止层211，这样，接触停止层211将表现出高的张 应力。在形成接触停止层211的工艺中，通过向硅衬底200的沟道区施加张应 力212，可增加沟道区的晶格间距(lattice distance)。当NMOS沟道区的晶格 间距增加时，由于晶格引起的电子散射降低同时电子迁移率提高。
如果晶体管是PMOS，在晶体管形成之后，在包括栅极203的衬底200 的整个表面上和/或上方形成接触停止层211。在偏置功率增加并且SiH4所占 的百分比降低的条件下沉积接触停止层211，从而，接触停止层211将具有所 需的压縮应力特性。在形成接触停止层211的工艺中，通过向硅衬底200的沟 道区施加压缩应力，可降低沟道区的晶格间距。当PMOS沟道区的晶格间距 降低时，电子迁移率提高。根据本发明的各实施方式，从具有ONO结构的间隔子208上去除第二氧 化物膜207，这样，形成的接触停止层211更接近沟道区。因此，沟道区引入 更大的应力，并因而提高电子迁移率以及晶体管的驱动电流Idr。根据本发明的各实施方式，由于通过提高施加在晶体管沟道区的应力来提 高电子迁移率，所以可以提高半导体器件的工作性能和电性能。根据本发明的各实施方式，在晶体管形成以后，通过在包括栅极的衬底 的整个表面上和/或上方层叠具有高的张应力特性的接触停止层，将应力施加 给位于衬底较低侧的沟道区。这种结构可以提高衬底沟道区的电子迁移率。因 此，除了半导体器件的工作性能以及电性能之外，晶体管的驱动电流也得到提 咼°尽管这里对本发明的实施方式进行了描述，但是可以理解，在不脱离由所 附权利要求书限定的本发明的精神和范围的情况下，本领域的技术人员可以对 本发明进行各种修改和变形。更具体地说，在本公开，附图以及附加权利要求 范围内在零部件结构中的组成部件和/或结构的各种修改和变形都是可以的。 除了对组成部件和/或结构的修改和变形，对本领域的技术人员来说其它的使 用也是显而易见的。
权利要求
1.一种方法，包括在半导体衬底的上方形成晶体管，所述晶体管包括栅极，源极/漏极区以及在栅极的侧壁上具有层叠结构的间隔子，所述间隔子包括第一氧化物膜，氮化物膜以及第二氧化物膜；在所述栅极以及所述源极/漏极区的上方形成硅化物；去除所述间隔子的所述第二氧化物膜；以及在包括所述栅极的所述衬底的整个表面上方形成接触停止层。
2. 根据权利要求1所述的方法，其特征在于，所述形成晶体管的步骤包 括以下步骤中的至少一项在所述半导体衬底的上方形成栅绝缘膜； 在所述栅绝缘膜的上方形成所述栅极；在所述栅极的所述侧壁的有源区的所述表面上方形成轻掺杂漏极区； 形成所述间隔子；以及在包括所述间隔子的所述栅极的所述侧壁、在^f述衬底的表面上方形成所 述源极/漏极区。
3. 根据权利要求1所述的方法，其特征在于，所述形成间隔子的步骤包 括以下步骤中的至少一项在包括所述栅极的所述衬底的整个表面上方、在所述衬底的较低侧上方顺 续层叠包括所述第一氧化物膜，所述氮化物膜以及所述第二氧化物膜的氧化 物-氮化物-氧化物结构；以及执行反应离子蚀刻工艺以使所述氧化物-氮化物-氧化物结构留在所述栅 极的所述侧壁上。
4. 根据权利要求3所述的方法，其特征在于，所述第一氧化物膜的厚度 在大约150至200埃的范围内，所述氮化物膜的厚度在大约150至200埃的范 围内，以及所述第二氧化物膜的厚度在大约300至500埃的范围内。
5. 根据权利要求1所述的方法，其特征在于，所述第二氧化物膜是应用 湿刻工艺去除的。
6. 根据权利要求5所述的方法，其特征在于，所述湿刻工艺应用NEUF 和HF的混合溶液以及HF缓冲液中的任意一种执行30至60秒。
7. 根据权利要求6所述的方法，其特征在于，所述NH4F和HF的混合溶 液的混合比例为30:6。
8. 根据权利要求1所述的方法，其特征在于，所述接触停止层是应用等 离子体增强化学气相沉积法形成的。
9. 根据权利要求8所述的方法，其特征在于，所述等离子体增强化学气 相沉积法可在偏置功率范围为大约10至20W ，SiH4与NH3的比例范围在3:1 至5:1之间的条件下，温度范围在大约300至500 。C之间执行30至60秒。
10. 根据权利要求8所述的方法，其特征在于，当偏置功率范围为大约 10至12W， SiH4与NH3的比例为5:1的条件在所述半导体衬底的上方形成 NMOS晶体管时，所述接触停止层具有张应力特性。
11. 根据权利要求8所述的方法，其特征在于，当偏置功率范围为大约 18至20W， SiH4与丽3的比例为3:1的条件下，在所述半导体衬底的上方形 成PMOS晶体管时，所述接触停止层具有压縮应力特性。
12. 根据权利要求1所述的方法，其特征在于，所述接触停止层的厚度范 围为大约300至500埃之间。
13. 根据权利要求1所述的方法，其特征在于，所述接触停止层包括氮化 物膜。
14. 一种装置，包括 半导体衬底；晶体管，形成于所述半导体衬底的上方，所述晶体管包括栅极，源极/ 漏极区以及在所述栅极的侧壁上具有层叠结构的间隔子，所述间隔子包括至少 一第一氧化物膜以及氮化物膜；硅化物形成于所述栅极和所述源极/漏极区的上方；以及 接触停止层形成于包括所述栅极的所述衬底的整个表面上方。
15. 根据权利要求14所述的装置，其特征在于，所述源极/漏极区形成于在所述栅极两侧的所述衬底的表面上方。
16. 根据权利要求14所述的装置，其特征在于，所述硅化物层包括硅化钴。
17. 根据权利要求14所述的装置，其特征在于，进一步包括形成于所述 200710151633.2权利要求书第3/3页半导体衬底的场区中的器件隔离层，用于在半导体衬底中定义有源区。
18. 根据权利要求14所述的装置，其特征在于，所述器件隔离膜是应用 浅沟道隔离形成的。
19. 根据权利要求14所述的装置，其特征在于，所述半导体衬底包括传 导n型单晶硅衬底和传导p型单晶硅衬底中至少之一。
20. 根据权利要求14所述的装置，其特征在于，所述接触停止层包括厚 度在大约300至500埃之间的氮化物。全文摘要
一种半导体器件的制造方法包括以下各步骤中的至少一项在半导体衬底上和/或上方形成晶体管；在所述晶体管的栅极和源极/漏极区上和/或上方形成硅化物；从所述晶体管的间隔子上去除最上面的氧化物膜；以及在包括栅极的衬底的整个表面上和/或上方形成接触停止层。
文档编号H01L21/336GK101150071SQ20071015163
公开日2008年3月26日 申请日期2007年9月21日 优先权日2006年9月22日
发明者朴真河 申请人:东部高科股份有限公司