半导体器件的制作方法

专利名称：半导体器件的制作方法
技术领域：
本发明涉及适于高集成化、高速化的半导体器件及半导体器件的制造方法。
背景技术：
为迎接高度信息化社会的到来，希望移动终端、个人计算机、数字家电等 的高性能化所不可缺少的半导体器件即系统LSI更提高性能。作为实现该高性
能化的手段之一，可举出有元件的微细化，例如，在MOS晶体管的栅极长度为 100nm以下的加工领域中进行。
然而，若M0S晶体管的栅极长度实现微细化，则常常发生源-漏间的泄漏 电流增大的、所谓短沟道效应。该短沟道效应虽能够提高基板的杂质浓度来加 以抑制，但若沟道层的杂质浓度提高，则由于杂质扩散增大，而迁移率降低， 产生驱动电流降低。为了解决这样的问题，有效的方法是提高在栅极正下方的 沟道层中迁移的载流子的迁移率，使流过沟道层的电流能力增大。
以往，作为使沟道层中迁移的载流子的迁移率变化、而使导电率变化的一 种方法，通常知道有对Si器件施加机械性变形的压电效应。该方法在Si器件 的晶片制造工艺结束前后，以机械方法适用于Si器件。通过这样，可以期望 有改善器件性能的效果。
用图14来说明适用于上述说明的Si器件的一个例子。 图14所示为以往的半导体器件的结构的简要的剖视图。 如图14所示，半导体器件IO在半导体芯片1内，包含电流能力及阈值电 压不同的、各种各样种类的金属氧化物半导体(M0S)晶体管2。再有，在电流能 力及阈值电压不同的各MOS晶体管2的上部，通过保护膜3形成凸点6，将该 凸点6与半导体芯片1固定。
这时，在MOS晶体管2是N沟道(n型)MOS晶体管时，在半导体器件的电 流能力比规定要低、阈值电压比规定要高的情况下，为了使两特性成为规定值， 向该MOS晶体管2从上部施加力学上的压力4，加以固定。通过这样，能够使两特性引起变动，即产生M0S晶体管2电流能力提高、阈值电压低于规定的现象。通过这样，能够得到规定的所希望的M0S晶体管的电特性，能够进行M0S 晶体管2的电特性控制，即能够控制M0S晶体管的电流能力及阈值电压。另外， 由于通过使对M0S晶体管2施加的压力4或张力5变化，也就是说使压力的绝 对值变化，而电特性值变化，因此在不能得到规定的电特性时，能够使该压力 4或张力5变化来控制。
再有，这时若在M0S晶体管2的上部形成凸点6，则比较有效。即，作为 形成凸点6的优点，该凸点6起刻按钮那样的作用，能够将压力4或张力5的 力直接传递给MOS晶体管2。通过这样，从整个连接盘向M0S晶体管2传递压 力，不是用针尖来传递力，能够均匀施加载荷。
另外，有一个例子是，对半导体组件的结构想办法，在半导体芯片与组件 的接触面上设置至少一个凹凸面，通过对整个半导体芯片施加应力，来改善半 导体芯片的特性。另外，作为对整个半导体芯片施加应力的手段，也可以使用 将安装半导体芯片的组件进行密封时的气压或液压。
再有，还有一个例子是，在半导体组件上设置凸状的平台，在该平台上安 装半导体芯片，通过这样对半导体芯片主面施加拉伸应力，实现高迁移率的半 导体芯片。
但是，在微细化迅速发展的半导体技术中，高集成化的半导体芯片中装有 的晶体管的数量十分庞大，晶体管等电路元件按照各自的功能集中成为电路模 块。再有，在该电路模块中，还按照各自的动作集中成为电路单元。因此，若 对整个这样的半导体芯片施加一样的拉伸应力或压縮应力，则产生的问题是， 因电路模块或电路单元而性能降低，或者由于拉伸应力或压縮应力而可靠性降 低等。另外，还有的问题是，为了对一部分电路模块或电路单元施加拉伸应力 或压縮应力，必须从外部对整个半导体芯片施加很大的拉伸应力或压縮应力。
本发明正是为了解决上述以往的问题，其目的在于提供能够实现电流能力 及阔值电压不满足规定值的、需要高性能化的电路模块及电路单元的高性能化 的半导体器件及半导体器件的制造方法。

发明内容
为了达到上述目的，本发明的半导体器件，是在至少在表面层具有半导体 单晶层的基板的前述半导体单晶层、具有多个由包含MOS晶体管的电路构成的电路模块而形成的半导体器件，具有在前述半导体单晶层形成的前述电路模 块的上部整个面形成的保护膜；以及通过前述保护膜在前述电路模块上形成的 l个或多个凸点，前述凸点形成在对前述MOS晶体管施加应力的位置，前述应
力是使得需要提高电特性的前述MOS晶体管的载流子迁移率增加那样的应力。
另外，本发明的半导体器件，是在至少在表面层具有半导体单晶层的基板
的前述半导体单晶层、具有多个由包含MOS晶体管的电路构成的电路模块而形
成的半导体器件，具有在与前述电路模块中的预先设定的前述电路模块相邻
的位置、配置由与前述电路模块中形成的MOS晶体管同一结构构成的MOS晶体 管而形成的评价电路单元；在前述半导体单晶层形成的前述电路模块及前述评 价电路单元的上部整个面形成的保护膜；以及通过前述保护膜在前述电路模块 上形成的1个或多个凸点，前述凸点形成在对前述M0S晶体管施加应力的位置， 前述应力是使得根据前述评价电路单元的电特性的测定而判定为需要提高电 特性的前述电路模块的前述MOS晶体管的载流子迁移率增加那样的应力。
另外，前述M0S晶体管是n型MOS晶体管。
另外，前述M0S晶体管是p型MOS晶体管。
另外，前述M0S晶体管由C-M0S结构构成。
另外，前述半导体单晶层由硅单晶形成，流过前述n型MOS晶体管的沟道 层中的电流的方向是前述硅单晶的[100]或
方向。
另外，前述半导体单晶层由硅单晶形成，流过前述n型MOS晶体管的沟道 层中的电流的方向是前述硅单晶的[110]或[-110]方向。
另外，前述半导体单晶层由硅单晶形成，流过前述p型MOS晶体管的沟道 层中的电流的方向是前述硅单晶的[110]方向。
另外，利用前述凸点对前述n型MOS晶体管的沟道层附加的应力是从栅极 电极方向施加的压縮应力。
另外，利用前述凸点对前述n型MOS晶体管的沟道层附加的应力是在源极 及漏极方向施加的拉伸应力。
另外，利用前述凸点对前述n型MOS晶体管的沟道层附加的应力是在垂直 于源极及漏极方向的方向施加的压縮应力。
另外，利用前述凸点对前述p型MOS晶体管的沟道层附加的应力是在源极 及漏极方向施加的拉伸应力。
另外，利用前述凸点对前述p型M0S晶体管的沟道层附加的应力是在垂直于源极及漏极方向的方向施加的压縮应力。
另外，前述凸点的材料的热膨胀系数比前述保护膜的材料要大，将前述凸 点在高温下配置在前述保护膜上，然后冷却，通过这样施加前述拉伸应力。
另外，前述凸点的材料的热膨胀系数比前述保护膜的材料要大，将前述凸 点在高温下配置在前述保护膜上，然后冷却，通过这样施加前述拉伸应力。
另外，在前述保护膜上的与前述MOS晶体管的沟道层相邻的位置设置凹下 部分，在前述凹下部分上配置前述凸点，从而对前述凹下部分的前述沟道层一 侧的斜面施加由前述凸点产生的压縮方向的应力，施加前述压縮应力或前述拉 伸应力。
另外，在前述保护膜上的与前述MOS晶体管的沟道层相邻的位置设置凹下 部分，在前述凹下部分上配置前述凸点，从而对前述凹下部分的前述沟道层一 侧的斜面施加由前述凸点产生的压縮方向的应力，施加前述压縮应力或前述拉 伸应力。
另外，前述凸点将施加应力的前述MOS晶体管的沟道层夹在当中，在垂直 于前述源极及漏极方向的方向至少配置2个以上。
另外，前述凸点将施加应力的前述MOS晶体管的沟道层夹在当中，在前述 源极及漏极方向至少配置2个以上。
另外，前述凸点对前述MOS晶体管的前述源极及漏极方向或垂直于前述源 极及漏极方向的方向配置作为直线状排列。


图1A为本发明第1实施形态的半导体器件的简要结构图。 图1B为本发明第1实施形态的半导体器件的简要结构图。
图2A为说明第1实施形态的半导体器件中利用凸点施加拉伸应力的电路 示意图。
图2B为说明第1实施形态的半导体器件中利用凸点施加拉伸应力的电路 示意图。
图3所示为第1实施形态的n型M0S晶体管的栅极的形成方向图。
图4A为说明根据晶轴方向的施加应力与迁移率的关系用的晶体管的剖视图。
图4B为说明根据晶轴方向的施加应力与迁移率的关系用的晶体管的剖视
图。
图5A所示为第1实施形态的具有在凹下部分上形成的凸点的半导体器件 的结构图。
图5B所示为第1实施形态的具有在凹下部分上形成的凸点的半导体器件的结构图。
图6A所示为第1实施形态的半导体器件的制造方法的工序的剖视图。
图6B所示为第l实施形态的半导体器件的制造方法的工序的剖视图。
图6C所示为第1实施形态的半导体器件的制造方法的工序的剖视图。
图6D所示为第1实施形态的半导体器件的制造方法的工序的剖视图。
图7A为本发明第2实施形态的半导体器件的制造工序图。
图7B为本发明第2实施形态的半导体器件的简要结构图。
图8所示为第2实施形态的半导体器件的结构的剖视图。
图9A为举例表示第2实施形态的评价电路单元的形成位置图。
图犯为举例表示第2实施形态的评价电路单元的形成位置图。
图9C为举例表示第2实施形态的评价电路单元的形成位置图。
图10A所示为第3实施形态的半导体器件的结构的剖视图。
图IOB所示为第3实施形态的半导体器件的结构的剖视图。
图11A为说明第3实施形态的在半导体器件的源-漏间方向施加压縮应力的凸点结构的说明图。
图11B为说明第3实施形态的在半导体器件的源-漏间方向施加压縮应力的凸点结构的说明图。
图12所示为第4实施形态的凸点形成1排的半导体器件的结构图。 图13所示为第4实施形态的凸点形成2排的半导体器件的结构图。 图14所示为以往的半导体器件的结构的简要的剖视图。
具体实施例方式
以下， 一面参照附图， 一面说明本发明实施形态有关的半导体器件。另外， 对于附图中附加同一标号的部分，也有的情况下省略说明。 (第1实施形态)
图1至图6所示为本发明的第1实施形态。
图1为本发明第1实施形态的半导体器件的简要结构图，图2为说明第1
实施形态的半导体器件中利用凸点施加拉伸应力的电路示意图，图3所示为第
1实施形态的n型M0S晶体管的栅极的形成方向图，图4为说明根据晶轴方向 的施加应力与迁移率的关系用的晶体管的剖视图，图5所示为第1实施形态的 具有在凹下部分上形成的凸点的半导体器件的结构图，图6所示为第1实施形 态的半导体器件的制造方法的工序的剖视图。
图1为本发明第1实施形态的半导体器件20的简要结构图。图1A为本实 施形态的半导体器件的从上面来看芯片表面的简要结构图，图1B为从A-A线 的剖面来看图1A的用虚线圆圈包围的部分的半导体器件的结构的简要的剖视 图，用于说明凸点的结构。
在图1A中，在半导体器件20、例如系统LSI的芯片表面21，配置多个电 路模块。主要的电路模块是存储器单元24、 MPU (Micro Processor Unit,微处 理器单元)单元25、输入输出控制器(以下称为10C)单元26、可编程逻辑功能 单元27、输入输出电路单元28、以及其它的电路单元29。
在半导体芯片基板30上形成的半导体器件20内的这些电路模块，有至少 包含金属氧化物半导体(MOS)晶体管的电路单元。在图1A中，在存储器单元24、 10C单元26、可编程逻辑功能单元27、输入输出电路单元28的各电路模块的 上部，配置多个凸点23。对构成这些电路模块的一部分的n型MOS晶体管的沟 道层，从栅极电极方向施加压縮应力，在源极及漏极方向施加拉伸应力。这里 之所以施加拉伸应力，是由于因为配置凸点23时的凸点23的温度高，因此之 后凸点23本身冷却而收縮，从而拉伸正下方的保护膜，对n型MOS晶体管的 沟道层，成为在源极及漏极方向施加拉伸应力。通过施加这些压縮应力或拉伸 应力，从而加快在沟道层中迁移的载流子的迁移率，能够实现n型MOS晶体管 的高速、大电流或低消耗电流动作，提高半导体器件20的性能。
下面，用图1B的简要的剖视图说明半导体器件20的主要结构。
图1B为从图1A的-线的剖面表示半导体器件20的用虚线圆圈22包围的 凸点23之间的简要的剖视图。这里，例如在显示p型导电性的半导体芯片基 板30的表面附近形成显示n型导电性的源极区31及漏极区32，在被该源极区 31及漏极区32夹在当中的区域的半导体芯片基板30的表面附近，形成n型沟 道层33。流过该n型沟道层33的电流利用通过氧化膜34对栅极电极35施加 的电压进行控制。在图1B中，作为这样结构的n型MOS晶体管36，并排排列 了 n型MOS晶体管36a、 n型MOS晶体管36b、 n型MOS晶体管36c的3个元件，
该n型M0S晶体管36利用氧化膜37与相邻的元件隔开，进行元件分离。再有， 半导体芯片基板30的表面用保护氧化膜38覆盖，在源极区31及漏极区32分 别形成源极电极39及漏极电极40。另外，源极电极39与半导体芯片基板30 的表面的一部分42电连接，与地连接。用保护膜41覆盖包含这样形成的n型 MOS晶体管36的电路的上部，在n型晶体管36c的栅极电极上的保护膜41的 上部配置凸点23c，对n型晶体管36c从栅极电极方向附加压縮应力。
即，在图1B中使用至少在表面层具有半导体单晶层的基板，这里是半导 体芯片基板30。图1B中表示具有多个在该半导体单晶层中包含金属氧化物半 导体(MOS)晶体管36(这里是n型MOS晶体管)的电路、以及包含该电路并在上 部用保护该电路的保护膜41覆盖的电路模块而形成的半导体器件20的一部 分。在该半导体器件20的电路模块的上部，至少通过保护膜41形成多个凸点 23a、 23b、 23c，该多个凸点23a、 23b、 23c形成对MOS晶体管36附加应力、 使迁移率增加的结构。
另外，在该保护膜41的上部，左右配置凸点23a及23b，使其夹住n型 MOS晶体管36c。这些凸点23a及23b由于在高于室温的高温下配置，因此在 之后冷却到室温时，凸点23a及23b本身比位置其下方的保护膜41产生较大 的收縮。即，通过左右配置凸点23a及23b，从上部向左右拉伸保护膜41，从 而能够在n型MOS晶体管36c的源极及漏极方向施加拉伸应力。这是通过凸点 23a及23b的材料的热膨胀系数大于保护膜41的材料的热膨胀系数而产生的。 然后，凸点23a及23b在比保护膜41要高的高温下配置在保护膜41上之后， 其热量从凸点23a及23b向保护膜41等散发，通过凸点23a及23b冷却，从 而从凸点23a及23b对保护膜41附加拉伸应力。对该保护膜41附加的拉伸应 力通过保护膜41附加在M0S晶体管36c的源极及漏极方向。例如，若用A1等 金属材料构成凸点23a及23b，用Si02等氧化膜或Si3N4等氮化膜构成保护膜 41，则由于金属材料的热膨胀系数大于氧化膜或氮化膜的材料的热膨胀系数， 因此如上所述，施加拉伸应力。另外，凸点23a及23b在配置在保护膜41上之 前进行预热，然后配置在室温下准备的半导体基板30上。
因此，通过在电流能力及阈值电压不满足规定值的、需要高性能化的电路 模块及电路单元的沟道层33上部及周边部分的适当位置设置凸点23，从而能 够对沟道层33施加压縮应力或拉伸应力，加快在沟道层33中迁移的载流子的 迁移率，能够实现n型MOS晶体管36的高速、大电流或低消耗电流动作，提高半导体器件20的性能。
图2所示为作为一个例子的、包含在芯片表面21的凸点23a及凸点23b 的附近形成的n型MOS晶体管的电路的示意图。图2A为并排形成n型MOS反 相器的电路例子的示意图，图2B为并排形成氧化物半导体反相器的电路例子 的示意图。
在图2A中，在芯片表面21的凸点23a到凸点23b之间并排构成多个n型 MOS反相器电路。即，各n型MOS反相器电路形成的电路结构是，在n型MOS 晶体管36的源极侧连接与电源电压Vdd43连接的负载电阻R44。另外，n型MOS 晶体管36的漏极侧与地45连接。这里在图2A中虽没有表示，但n型MOS晶 体管36的源极及漏极方向成为连接凸点23a与凸点23b的方向。
输入信号从Vin端46从n型MOS晶体管36的栅极侧输入，输出信号从源 极侧的Vout端47输出。这时，凸点23a及凸点23b如图2A所示，配置在芯 片表面21的保护膜(未图示)上，通过从上部按压保护膜，就拉伸凸点23a与 凸点23b之间的保护膜，产生拉伸应力。因此，在图2A所示的箭头48a及48b 的方向施加拉伸应力，施加在n型M0S晶体管50的源极及漏极方向上。另外， 也可以在n型MOS晶体管50上的保护膜的上部配置凸点(未图示)，对n型MOS 晶体管50的沟道层(未图示)从栅极电极方向施加压縮应力。
同样在图2B中，在芯片表面21的凸点23a到凸点23b之间并排构成多个 氧化物半导体反相器电路。即，各氧化物半导体反相器电路的p型MOS晶体管 49的源极侧与电源电压Vdd43连接，n型晶体管50的漏极侧与地45连接。另 外，在图2B中虽没有表示，但n型M0S晶体管50的源极及漏极方向成为连接 凸点23a与凸点23b的方向。
输入信号从Vin端46从氧化物半导体晶体管51的p型MOS晶体管49及n 型MOS晶体管50的栅极侧输入，输出信号从连接p型MOS晶体管49的源极侧 与n型MOS晶体管50的源极侧的输出端即Vout端47输出。这时，凸点23a 及凸点23b如图2B所示，配置在芯片表面21的保护膜上，通过从上部按压保 护膜，就拉伸凸点23a与凸点23b之间的保护膜，产生拉伸应力。因此，与图 2A相同，在图2B所示的箭头48a及48b的方向施加拉伸应力，施加在n型MOS 晶体管的源极及漏极方向上。
如图2A及图2B所示，通过在构成各电路模块的电路的n型MOS晶体管的 栅极的长度方向施加拉伸应力，从而提高在栅极电极正下方的沟道层中迁移的载流子(这里是电子)的迁移率，能够实现半导体器件的高速、大电流或低消耗 电流动作。另外，在n型MOS晶体管上的保护膜的上部配置凸点，对n型M0S 晶体管的沟道层从栅极电极方向施加压縮应力，也能够得到同样的效果。
图3中所示为(001) Si基板上的n型M0S晶体管的栅极的形成方向。
在图3中，为了从电路模块上施加压縮应力或拉伸应力，有效地提高在n 型M0S晶体管的沟道层中迁移的载流子的迁移率，必须这样制造，使得n型M0S 晶体管的源极及漏极方向成为特定的晶轴方向。S卩，如图3所示，将沿以往的 晶轴方向制造的M0S晶体管52这样配置，使得在(001)Si基板53上源极及漏 极方向即栅极的长度方向54成为[110]或与[110]垂直的[-110]方向(以 下，设[110]坐标系的方向)。若配置成这样的方向，则容易劈开Si基板， 容易加工。然后，使载流子沿[110]或[-110]的方向流动。
但是，近年来，若半导体工艺的微细化闯入了低于100nm的时代，则由于 必须提高电流驱动力，因此正研究将M0S晶体管55的源极及漏极方向即栅极 的长度方向配置在可以期待预计有更高迁移率的[100]或
方向(以下， 设[100]坐标系的方向)的结构。再有，若从形成这些MOS晶体管的电路模块 的上部在沟道层中的载流子迁移的方向施加压縮应力或拉伸应力，则能够期待 比以往制造的方向有更大的压电效应，迁移率更提高。另外，以往的[-110] 与
的方向所夹的角度a、和[110]与[100]的方向所夹的角度a相 同，构成45角的角度。
图4A及图4B中所示为在以往的晶轴方向制造的M0S晶体管55及迁移率 更提高的新的晶轴方向制造的M0S晶体管52的剖面结构示意图。
在图4A及图4B中，都是在p型Si基板56的表面附近形成n型源极区57 及n型漏极区58，夹住氧化膜59形成栅极电极60。利用对该栅极电极60施 加的电压，来控制在沟道层61中迁移的载流子量、即电流。M0S晶体管55及 52的仅仅流过沟道层61中的电流的方向不同，分别在[100](图4A)及[110] (图4B)的方向施加电场，载流子迁移。
另外， 一般附加应力时的因压电效应而引起的电阻率的变化可如下式表示。<formula>see original document page 14</formula>
式中，△11 △12为表示电阻率变化的2阶张量，δ11 δ12为表示应力的2 阶张量。另外，将这些2阶张量连结的4阶张量是将电阻率变化与应力建立关
系的由压电系数rin、 n12、 1144等构成的矩阵。
另外，若将数学式l的行列式具体展开并加以整理，则成为以下的数学式2。
<formula>see original document page 14</formula>
式中，P表示电阻率。在图4A的情况下，将n型M0S晶体管的载流子即 电子的迁移率P与电阻率P建立关系，将数学式展开，为以下的数学式3。<formula>see original document page 14</formula>
将以往熟知的压电系数(例如，参照C. S. Smith : Phys. Rev. B vol. 94(1954)p. 42)代入该数学式3，将它用数学式4表示。
<formula>see original document page 14</formula>
另外，同样在图4B的情况下，将n型M0S晶体管的载流子即电子的迁移 率w与电阻率P建立关系，将数学式展开，为以下的数学式5。
<formula>see original document page 14</formula>
将以往熟知的压电系数代入该数学式5，将它用数学式6表示。
<formula>see original document page 15</formula>
另外，数学式1至数学式6中的表示应力的2阶张量o11、 o22、 033分别
表示在源极及漏极方向所加的应力、在垂直于源极及漏极方向的方向所加的应 力、从垂直于栅极的上方所加的栅极电极方向的应力。另外，表示这些应力的
张量O11、022、033有互相正交的关系。另外，拉伸应力时的张量O11、 022、
033的符号为+ ，压缩应力时的符号为-。
因此，考虑到上述的内容，来看附加应力时的n型MOS晶体管的迁移率的 变化的数学式4及数学式6。即，数学式4与[100]坐标系相对应，数学式6 与[110]坐标系相对应。可知在这些[100]坐标系及[110]坐标系的两坐 标系中，若从栅极电极方向施加压縮应力，则迁移率显著增加。另外，可知在 [100]坐标系中，在垂直于源极及漏极方向的方向施加压縮应力时，迁移率 也显著增加。再有，在源极及漏极方向施加拉伸应力时，在[110]坐标系中 迁移率显著增加，在[100]坐标系中迁移率再以2至3倍显著增加。另外，
坐标系以与[100]坐标系同样的应力使迁移率增加，[-110]坐标系 以与[no]坐标系同样的应力使迁移率增加。
由此也可知，若流过沟道层中的电流的方向构成在硅层的[100]坐标系 的方向，则在n型MOS晶体管的源极及漏极方向施加拉伸应力、从栅极电极方 向和源极及漏极方向施加压縮应力，则能够高效率地而且有效地增加迁移率， 能够提高半导体器件的性能。即，由于使迁移率增加，降低电阻率，因此能够 实现半导体器件的高速、大电流或低消耗电流动作。
图5中说明在垂直于n型MOS晶体管的源极及漏极方向的方向施加压縮应 力时的一个例子。图5所示为在本发明的实施形态中、半导体器件的一部分即 n型MOS晶体管在源极及漏极方向排列的部分的结构示意图。
如图5A所示，在芯片表面21的保护膜(未图示)的下面，排列形成由栅极 电极35、源极电极39及漏极电极40构成的n型MOS晶体管36。
再有，如图5A所示，在芯片表面21平行形成直线状的凹下部分65及66， 使其夹住n型MOS晶体管36。该凹下部分65及66由底面67及斜面68构成。 在该凹下部分65及66的一部分的上面如图5A所示配置凸点69，夹住n型MOS 晶体管36。
图5B所示为从图5A的B-B线的剖面来看包含被凹下部分65及66上的一 对凸点69夹住的n型M0S晶体管36的区域的简要的剖视图。在图5B中，在 半导体芯片基板30上形成n型MOS晶体管的沟道层33，在其正上方形成栅极 电极35。然后，形成保护膜41，使其覆盖半导体芯片基板30及栅极电极35。 在保护膜41的表面形成凹下部分65及66，在其上安装凸点69，从上部施加 压縮应力。因此，例如成为对凹下部分65的斜面68在用箭头70表示的垂直 于斜面的方向施加压縮应力，利用该压縮应力的平行于芯片表面21的分量， 对沟道层33施加源极及漏极方向的压縮应力。
即，在保护膜上紧贴配置夹住n型MOS晶体管的沟道层、在垂直于源极及 漏极方向的方向配置的一对(2个)凸点，通过这样施加压縮应力。而且，在保 护膜上的配置凸点的位置设置凹下部分，对凹下部分的沟道层一侧的斜面施加 由凸点产生的压縮方向的应力，通过这样对沟道层施加源极及漏极方向的压縮 应力。
下面，图6中所示为本实施形态中所示的半导体器件20的制造方法。图6
所示为使用至少在表面层具有半导体单晶层的基板、在该半导体单晶层具有多 个由包含金属氧化物半导体(MOS)晶体管的电路构成的电路模块而形成的半导 体器件的制造方法。本发明的半导体器件的制造方法是按照图6A至图6D的顺 序表示它的一个例子，具有形成MOS晶体管的晶体管形成工序、以及在MOS晶 体管的上部形成绝缘膜的工序。再有，本发明的半导体器件的制造方法具有在 隔着绝缘膜形成的保护膜上形成多个凸点、多个凸点至少通过该保护膜对MOS 晶体管附加应力而使迁移率增大的凸点形成工序。
接着，依次详细所示为图6A至图6D的本发明的半导体器件20的制造方 法的一个例子。图6A及图6B所示为形成MOS晶体管的晶体管形成工序。
如图6A所示，在显示p型导电性的半导体芯片基板30的表面，例如通过 离子注入及退火，形成n型源极区31及n型漏极区32和沟道层33。再为了进 行n型M0S晶体管36的元件间的分离，形成氧化膜37。接着如图6B所示，利 用例如Si02氧化膜淀积用的CVD法、电极蒸镀、光刻及刻蚀等，形成保护半导 体芯片基板30的表面的保护氧化膜38及栅极氧化膜34和栅极电极35。
再加上，如图6C所示，在n型M0S晶体管36的上部利用例如CVD法形成 保护膜41。
然后，如图6D所示，在n型M0S晶体管36的保护膜41上，利用例如引
线键合器等形成凸点23a及23b，制成电路模块的n型MOS晶体管，使得在源 极及漏极方向施加拉伸应力。这时，由于凸点23a及23b在IO(TC左右的高温 下形成后进行配置，因此在这之后冷却，拉伸保护膜41，从而在源极及漏极方 向产生拉伸应力。另外，同时利用例如引线键合器等在保护膜41上形成凸点 23c，从栅极电极的垂直上方的栅极电极方向对沟道层33施加压縮应力那样制 成。再有，也可以如图5中说明的那样，在图6C的工序之后，在保护膜41上 形成凹下部分，在凹下部分上配置凸点，在垂直于源极及漏极方向的方向施加 压縮应力。
根据以上的制造方法，制成半导体器件20。仅对于需要高性能化的电路模 块或电路单元，在栅极电极上部或电路周边部分的适当位置形成凸点，施加应 力，通过这样对n型MOS晶体管在有效的方向施加压縮应力或拉伸应力，能够 实现n型MOS晶体管中的沟道层的载流子的迁移率提高、性能提高的半导体器 件。
(第2实施形态)
下面用图7至图9说明本发明的第2实施形态。
图7为本发明第2实施形态的半导体器件的制造工序图及简要结构图，图 8所示为第2实施形态的半导体器件的结构的剖视图，图9为举例表示第2实 施形态的评价电路单元的形成位置图。
在图7中，A所示为本发明第2实施形态的半导体器件的制造方法的简要 工序流程图，图7B所示为根据本实施形态的半导体器件的制造方法制造的半 导体器件的简要结构图。
在图7A中所示为本实施形态的半导体器件的制造方法的简要工序流程图。 本半导体器件的制造方法，是使用至少在表面层具有半导体单晶层的基板。在 该半导体单晶层上形成多个利用包含金属氧化物半导体(MOS)晶体管的电路构 成的电路模块。
使用这样的基板，首先，在电路形成工序步骤11中，在表面层的半导体 单晶层上形成电路模块；以及在与该电路模块中的预先设定的电路模块相邻的 位置、配置由与该电路模块中形成的MOS晶体管同一结构构成的MOS晶体管而 形成的评价电路单元。接着，在检查工序步骤12中，检查评价电路单元中形 成的MOS晶体管的电特性值，在比较工序步骤13中，将该MOS晶体管的电特性值与预先设定的设计值进行比较。
然后，在比较工序步骤13中，比较设计值与电特性值，求出其差的数值， 将应该增加的迁移率的值设为数值目标。另外，迁移率与电特性例如利用下式 (A)建立关系。
1/p=nqμ…式(A)
式中，P表示电阻率(Ω *cm)， n表示载流子密度(cm-3) ， q表示电量， μ表示迁移率(m2/V s)。
这样，检査评价电路单元的电特性，明确相邻电路模块的应该增加的迁移率的值作为数值目标值，同时在数值目标设定工序步骤14中，决定在什么条 件下配置怎样的凸点对MOS晶体管附加给予应力。即，根据数值目标值，设定不同的凸点的形状、材质、配置位置或制造条件等凸点形成条件，使得对M0S 晶体管附加的应力值变化。另外，在预先决定对MOS晶体管附加的应力值、决 定凸点形成条件的情况下，可以省略数值目标设定工序。
这样，根据评价电路单元的电特性检査，在判断为MOS晶体管的电特性小于设计值时，利用凸点形成工序步骤15，在与评价电路单元相邻的用MOS晶体 管构成的电路模块的上部的、能够施加可达到迁移率的数值目标值那样的应力的位置，至少通过绝缘保护膜形成多个凸点。这样，在根据评价电路单元的电特性测定判断为需要提高电特性的MOS晶体管的能提高电特性那样的位置，形成凸点，通过这样能够对MOS晶体管附加应力，使迁移率增大，使电特性值达 到设计值。
再有，根据需要，以使由形成的凸点所施加的应力固定或增加为目的，利用封装工序步骤16，将形成了半导体器件的基板用树脂封装成组件。
这样，利用图7A中说明的简要工序流程图所示的制造方法，制造图7B中所示的简要结构的半导体器件100。
在图7B中，在半导体器件100、例如系统LSI的芯片表面21配置多个电路模块。主要的电路模块是存储器单元24、 MPU (Micro Processor Unit ，微处 理器单元)单元25、输入输出控制器(以下称为10C)单元26、可编程逻辑功能 单元27、输入输出电路单元28及其它的电路单元29。另外，在半导体芯片基 板30的半导体单晶层(未图示)形成在与这些电路模块中的预先设定的电路模 块相邻的位置、配置由与这些电路模块中形成的MOS晶体管同一结构构成的MOS 晶体管而形成的评价电路单元19。
另外，在半导体芯片基板30内的这些电路模块中，有至少包含金属氧化
物半导体(MOS)晶体管的电路模块。在图7B中，在存储器单元24、 10C单元26、 可编程逻辑功能单元27、输入输出电路单元28的各电路模块的上部配置多个 凸点23。另外，在与这些电路模块相邻的评价电路单元19的上部也同样配置 多个凸点23。通过在这些电路模块的上部配置多个凸点23，从而对构成这些 电路模块的一部分的MOS晶体管、这里是例如n型MOS晶体管的沟道层，施加 从上部的栅极电极方向施加的压縮应力或在源极及漏极方向施加的拉伸应力。
这里之所以施加压縮应力，是考虑到配置凸点23时的键合加重或凸点的 自重等引起的。这里之所以施加拉伸应力，是考虑到配置凸点23时的凸点23 的温度达到比保护膜要高的温度、之后凸点23本身冷却而收縮所引起的。因 此，凸点23将正下方的保护膜向凸点23的方向拉伸，对n型MOS晶体管的沟 道层，成为在源极及漏极方向施加拉伸应力。通过从该凸点施加沟道层方向的 压縮应力及从沟道层施加对源极及漏极方向的拉伸应力，从而加快在沟道层中 迁移的载流子的迁移率，能够实现n型MOS晶体管的高速、大电流或低消耗电 流动作，改善或提高半导体器件100的性能。
下面，作为一个例子，用图8的简要的剖视图说明利用本实施形态的制造 方法制造的半导体器件100的主要结构。图8所示为从图7B的C-C线的剖面 来看半导体器件100的用虚线圆圈22包围的凸点23之间的简要的剖视图。另 外，从图7B的D-D线的剖面来看半导体器件100的用虚线圆圈22包围的凸点 23之间的简要的剖视图也同样形成用图8所示的结构。
在图8的简要的剖视图中，例如，在显示p型导电性的半导体芯片基板30 的表面及其周边区域形成显示n型导电性的源极区31及漏极区32，在被该源 极区31及漏极区32夹在当中的区域的半导体芯片基板30的表面及其周边区 域，形成n型沟道层33。流过该n型沟道层33的电流利用通过氧化膜34对栅 极电极35施加的电压进行控制。在图8中，这样结构的n型M0S晶体管36作 为n型MOS晶体管36a、 n型MOS晶体管36b、 n型MOS晶体管36c，并排排列 了3个元件，该n型M0S晶体管36利用氧化膜37与相邻的元件隔开，进行元 件分离。再有，半导体芯片基板30的表面用保护氧化膜38覆盖，在源极区31 及漏极区32分别形成源极电极39及漏极电极40。另外，源极电极39与半导 体芯片基板30的表面的一部分42电连接，与地连接。
用保护膜41覆盖包含这样形成的n型MOS晶体管36的电路的上部，在该保护膜41的上部，在与n型M0S晶体管36a及n型M0S晶体管36b相邻的区 域上配置凸点23a及23b。另外，保护膜41既不加热，也不冷却，放置在室温 的温度环境下。这时，由于凸点23a及23b在比室温要高的高温下配置，因此 之后在冷却到温度环境的室温时，凸点23a及23b本身收縮。即，将凸点23a 及23b配置在n型M0S晶体管36的源极区31或漏极区32或该双方的侧部上， 从上部向左右拉伸保护膜41，通过这样能够在n型M0S晶体管36a及n型M0S 晶体管36b的源极及漏极方向施加拉伸应力。
这是通过凸点23的材料的热膨胀系数大于保护膜41的材料，将凸点23 在比保护膜41要高的高温下配置在保护膜41上之后，热量从保护膜41散发， 通过冷却，从而对保护膜41附加拉伸应力。例如，若用A1等金属材料构成凸 点23，用Si02等氧化膜或Si3N4等氮化膜构成保护膜41，则由于金属材料的热 膨胀系数大于氧化膜或氮化膜的材料的热膨胀系数，因此如上所述，施加拉伸 应力。另外，凸点23在配置在保护膜41上之前进行预热，然后配置在室温下 准备的半导体基板30上。
另外，在保护膜41的n型MOS晶体管36c的沟道层33上部配置23c，从 上部对n型晶体管36c施加压縮应力。因此，为了满足电特性的目标值，从这 些n型晶体管36的沟道层33上部的栅极电极34施加向沟道层33方向的压縮 应力或施加向n型晶体管36的源极及漏极方向的拉伸应力，通过这样加快在 沟道层33中迁移的载流子的迁移率，能够实现要求提高电特性的n型MOS晶 体管36的高速、大电流或低消耗电流动作，提高半导体器件100的性能。
图9所示为与用图7A中说明的简要工序流程图所示的制造方法制造的图 7B中说明的半导体器件不同的评价电路单元结构的半导体器件的简要结构例 子。
图9A所示为集中在半导体芯片基板30的左下角，制成评价电路单元105 的半导体器件110。在图7B中是分散在与各电路模块相邻的位置，制成评价电 路单元，但点图9A中是将评价电路单元105集中在1个地方制成。通过这样， 扩大各电路模块能够利用的面积，而且芯片表面21容易布置。另外，半导体 芯片基板30上形成的半导体器件110的集成度提高，也容易实现高性能化。 由于考虑到在1个芯片中的制造条件的差异等也较少，因此这样将评价电路单 元105集中在1个地方配置，在该部分形成凸点23，测定其形成前后的特性变 化，通过这样能够控制各电路模块的特性变化。当然，若芯片表面21的布置或面积有余量，则也可以在多个地方形成评价电路单元105，更高精度测定特 性变化，来控制各电路模块的特性变化。
另外，图9B所示为在半导体晶片120的工艺控制单元113中装入评价电 路单元115的例子。该工艺控制单元113形成电阻及晶体管等的基本电路，起 到评价半导体晶片每经过制造工艺是否形成所希望的特性的作用。在半导体晶 片120的除了工艺控制单元115以外的区域，纵横无间隙地排列半导体芯片(未 图示)。例如，在用虚线圆圈包围的区域117中，也纵横无间隙地排列半导体 芯片(未图示)。在本发明的实施形态中，也在工艺控制单元113的一部分形成 评价电路单元115，在该评价电路单元115的区域形成凸点(未图示)，测定其 形成前后的特性变化，通过这样能够控制各电路模块的特性变化。另外，也可 以在半导体晶片120的周边区域形成评价电路单元115。
再有，也可以如图9C所示，在半导体晶片上形成的半导体器件130之间， 形成评价电路单元125。在图9B的区域117中，纵横排列例如图9C所示那样 在半导体晶片上形成而没有分离的半导体器件130。若这样在半导体器件130 之间形成评价电路单元125，则优点是评价电路单元125与想要监视并控制特 性的半导体器件130相邻，能够使用分离半导体器件130时不使用的半导体晶 片的部分，能够有效地利用半导体晶片的表面，能够从1片半导体晶片得到更 多的半导体器件130。若这样，则由于即使在半导体器件130内不形成评价电 路单元125，也能够仅仅在成为相邻的半导体器件130的切割线的分离线122 的区域形成评价电路单元125，因此能够有效地使用半导体晶片。
这样，也可以在简要工序流程图的电路形成工序中，在基板上的形成半导 体芯片即半导体器件的区域的外侧形成评价电路单元的一部分或全部。
(第3实施形态)
下面，用图1O及图11说明本发明的第3实施形态。
图1O所示为第3实施形态的半导体器件的结构的剖视图，图11为说明第 3实施形态的在半导体器件的源-漏间方向施加压縮应力的凸点结构的说明图。
本实施形态的半导体器件不是第1实施形态中所示的n型MOS晶体管，所 示为C-MOS晶体管的情况。即，半导体器件75是具有包含C-MOS晶体管的电 路模块的半导体器件。
在图10A中，例如，在显示p型导电性的半导体芯片基板76的表面附近，
形成显示n型导电性的源极区31及漏极区32，在被该源极区31及漏极区32 夹在当中的区域的半导体芯片基板76的表面附近，形成n型沟道层33。流过 该n型M0S晶体管36的n型沟道层33的电流，利用通过氧化膜34对栅极电 极35施加的电压进行控制。
另外，形成利用氧化膜37与该n型M0S晶体管36进行元件分离的p型M0S 晶体管77，构成C-M0S晶体管74。该p型M0S晶体管77在半导体芯片基板76 上形成的n型扩散层78中，形成显示p型导电性的源极区79及漏极区80，在 被该源极区79及漏极区80夹在当中的区域的n型扩散层78的表面附近，形 成p型沟道层81。流过该p型M0S晶体管77的p型沟道层81的电流，利用通 过氧化膜82对栅极电极83施加的电压进行控制。
再有，半导体芯片基板76及n型扩散层78的表面用保护氧化膜38覆盖， 在n型MOS晶体管36的源极区31及漏极区32，分别形成源极电极39及漏极 电极40。另外，同样在p型MOS晶体管77的源极区79及漏极区80，分别形 成源极电极84及漏极电极85。另外，n型MOS晶体管36的漏极电极40与p 型M0S晶体管77的源极电极84形成作为同一电极。另外，漏极电极85用阱 接触86与n型扩散层78连接，与电源电压(未图示)Vdd连接。
这样，C-MOS晶体管74也能够用图7A所示的简要工序流程图，与n型MOS 晶体管同样制造。因此，由p型MOS晶体管77及C-MOS结构的C-MOS晶体管 74构成的电路模块及相邻的评价电路单元也同样能够用图7A所示的简要工序 流程图来制造。即，只要在电路形成工序步骤11中，附加执行形成为了形成p 型MOS晶体管77用的n型扩散层及源极区和漏极区、以及为了元件分离的氧 化膜及布线工序，就能够制造。
用保护膜41覆盖包含这样形成的n型MOS晶体管36及p型MOS晶体管77 的电路的上部，在保护膜41的上部配置多个凸点23a及23b，通过这样构成对 n型MOS晶体管36的沟道层33施加应力的结构。该凸点结构的位置是与第1 实施形态中所述的内容同样的结构。例如，在该保护膜41的上部，对于n型 MOS晶体管36,利用差在源极及漏极方向施加拉伸应力。
图10B是与图10A相同结构的半导体器件75，仅配置凸点的位置不同。即， 在保护膜41的n型MOS晶体管36的沟道层33上配置凸点23c，从栅极电极垂 直上方对沟道层33施加压縮应力。
另外，图11A中所示为在p型MOS晶体管77的源极及漏极方向施加压縮应力的例子，图11B中所示为在垂直于p型M0S晶体管77的源极及漏极方向
的方向施加拉伸应力的半导体器件的例子。
在图11A中，设置凹下部分93及94，使其夹住p型M0S晶体管77，在该 凹下部分93及94上配置凸点23d及23e。利用该凸点23d及23e，对凹下部 分93及94的斜面施加压縮应力，其结果，成为在p型MOS晶体管77的源极 及漏极方向施加压縮应力。
另外，图11B中，在垂直于p型M0S晶体管77的源极及漏极方向的方向 配置多个凸点69，使其夹住p型MOS晶体管77。在上下在高温下配置多个凸 点69，使其夹住p型MOS晶体管77，利用冷却时的热膨胀系数之差，在源极 及漏极方向施加拉伸应力。
但是，与n型MOS晶体管的情况不同，对p型MOS晶体管77的沟道层附 ^应力、而有效地使迁移率增大的晶轴方向不同。
将在第1实施形态中所示的图5A及图5B的情况的n型MOS晶体管的载流 即电子的迁移率u与电阻率P建立关系、并将数学式展开，得到以下的数学式4及数学式6。
<formula>see original document page 23</formula>[数学式6]
<formula>see original document page 23</formula>
与上不同的是，若将源极及漏极方向置于晶轴的[100]方向，以图5A所 示的结构制成P型MOS晶体管，则载流子即空穴的迁移率P与电阻率P的关系 成为数学式7。
<formula>see original document page 23</formula>
另外，同样若将源极及漏极方向置于晶轴的[110]方向，以图5A所示的 结构制成P型MOS晶体管，则载流子即空穴的迁移率H与电阻率P的关系成为 数学式8。[数学式8]
<formula>see original document page 24</formula>
因此，考虑到上述的内容，从数学式7及数学式8来看附加应力时的p型 MOS晶体管的迁移率的变化。即，数学式7与[100]坐标系相对应，数学式8 与[110]坐标系相对应。在p型MOS晶体管的情况下，在[100]坐标系中， 无论从哪个方向施加应力，迁移率都几乎不变化。
另外，可知在[110]坐标系中，在源极及漏极方向施加压縮应力时，以 及在垂直于源极及漏极方向的方向施加拉伸应力时，迁移率显著增加。
这样，对于形成C-MOS晶体管等的[110]坐标系的p型MOS晶体管，形 成凸点，以便施加源极及漏极方向的压缩应力或垂直于源极及漏极方向的拉伸 应力，通过这样P型MOS晶体管的沟道层的载流子的迁移率提高，性能提高， 实现C-MOS晶体管高速化。其结果，能够实现具有包含C-MOS晶体管的电路或 电路模块的半导体器件的高性能化。这里，关于n型MOS晶体管的载流子迁移 率的提高，也具有与前述实施形态同样的效果。
(第4实施形态)
下面，用图12及图13说明本发明的第4实施形态。
图12所示为第4实施形态的凸点形成1排的半导体器件的结构图，图13 所示为第4实施形态的凸点形成2排的半导体器件的结构图。 图12及图13所示为对电路模块安装凸点时的各种配置图。 图12所示为与第1实施形态的图7B中所示的半导体器件同样的、例如具 有系统LSI的功能的半导体器件20。在图12的芯片表面21上，同样配置多个 电路模块。由于各个电路模块的说明与图7B重复，因此省略。另外，在图12 及图13中虽然与电路模块相邻配置评价电路单元，但在图中没有表示，被省 略。
电路模块中的、存储器单元24的输入输出电路单元的n型MOS晶体管(未 图示)，在源极及漏极方向并排排列。在区域90中沿着该源极及漏极方向、覆 盖栅极的沟道层的上部配置凸点23，形成排列状，对沟道层施加压縮应力。另 外，同样在10C单元26及可编程逻辑功能单元27的电路模块上，例如区域91 所示那样，也配置凸点23，形成排列状，对配置在该区域的n型MOS晶体管的
沟道层施加压縮应力。
再有，在该系统LSI的输入输出电路单元28的电路模块的附近区域92中， 配置凸点23，使其夹住电路模块，在输入输出电路单元28中形成的n型M0S 晶体管的源极及漏极方向对沟道层施加拉伸应力。
图13与图12相比，配置作为多排的凸点，来施加应力。在区域90中， 凸点23排列了2排，施加压縮应力，在区域91中也排列了 2排，施加压縮应 力。这样，通过将凸点排列成2排，以增大施加压縮应力的大小，增大利用压 縮应力产生的n型MOS晶体管的性能提高的效果。另外，对于区域92的输入 输出电路单元28，将凸点23配置在n型M0S晶体管的沟道层的垂直上方，施 加压縮应力。
这样，对于半导体器件的各电路模块的n型MOS晶体管，在电路模块的上 部或附近配置凸点，从垂直上方的栅极电极方向施加压縮应力，或者从源极及 漏极方向施加拉伸应力，或者从垂直于源极及漏极方向的方向施加压縮应力， 通过这样使n型MOS晶体管的性能提高，使半导体器件的性能提高。这里虽然 叙述的是n型MOS晶体管的情况，但p型MOS晶体管及C-MOS晶体管的情况也 同样，通过安装配置凸点，能够提高各MOS晶体管及电路模块的性能。
另外，评价电路单元是以半导体芯片中具有的结构进行说明的，但也可以 采用这样的结构，S卩，使其配置在半导体芯片以外或半导体晶片的工艺评价部 分或半导体芯片间的切割线等，从而使得从半导体晶片取得的芯片数增加。
再有，将本发明的第1至第4实施形态中所述的半导体器件利用连接用凸 点面朝下进行安装，再用树脂进行封装。通过这样，对于本实施形态所示的半 导体器件，能够使得利用凸点施加的应力固定或增加，能够确实提高半导体器 件的性能，或者增大效果。
另外，在本发明的实施形态中，沟道层设想是通常的结晶层，但也可以使 用引入应变的应变结晶层或化合物半导体的界面等作为沟道层。再有，也可以 使用利用量子效应而具有较大迁移率的层、例如量子阱层或异质结界面作为沟 道层。
另外，半导体基板的材料不限于Si或GaAs等化合物半导体，也可以用玻 璃等绝缘性基板。
另外，关于凸点材料，当然可用Al、 Cu、 Au等金属，但若是配置在半导 体的保护膜上能够施加压縮应力的材料，或者是热膨胀系数比半导体的保护膜的材料要大的材料，也能够得到同样的效果。
权利要求
1.一种半导体器件，在至少在表面层具有半导体单晶层的基板的所述半导体单晶层、具有多个由包含MOS晶体管的电路构成的电路模块，其特征在于，具有在所述半导体单晶层形成的所述电路模块的上部整个面形成的保护膜；以及通过所述保护膜在所述电路模块上形成的1个或多个凸点，所述凸点形成在对所述MOS晶体管施加应力的位置，所述应力是使得需要提高电特性的所述MOS晶体管的载流子迁移率增加那样的应力。
2. —种半导体器件，在至少在表面层具有半导体单晶层的基板的所述半导体单晶层、具有多个由包含MOS晶体管的电路构成的电路模块，其特征在于，具有在与所述电路模块中的预先设定的所述电路模块相邻的位置、配置由与所 述电路模块中形成的M0S晶体管同一结构构成的M0S晶体管而形成的评价电路 单元；在所述半导体单晶层形成的所述电路模块及所述评价电路单元的上部整个面形成的保护膜；以及通过所述保护膜在所述电路模块上形成的1个或多个凸点， 所述凸点形成在对所述MOS晶体管施加应力的位置，所述应力是使得根据所述评价电路单元的电特性的测定而判定为需要提高电特性的所述电路模块的所述M0S晶体管的载流子迁移率增加那样的应力。
3. 如权利要求1所述的半导体器件，其特征在于， 所述M0S晶体管是n型M0S晶体管。
4. 如权利要求1所述的半导体器件，其特征在于， 所述M0S晶体管是p型M0S晶体管。
5. 如权利要求1所述的半导体器件，其特征在于， 所述M0S晶体管由C-M0S结构构成。
6. 如权利要求3所述的半导体器件，其特征在于，所述半导体单晶层由硅单晶形成，流过所述n型M0S晶体管的沟道层中的 电流的方向是所述硅单晶的[100]或
方向。
7. 如权利要求3所述的半导体器件，其特征在于， 所述半导体单晶层由硅单晶形成，流过所述n型M0S晶体管的沟道层中的 电流的方向是所述硅单晶的[110]或[-110]方向。
8. 如权利要求4所述的半导体器件，其特征在于，所述半导体单晶层由硅单晶形成，流过所述p型MOS晶体管的沟道层中的 电流的方向是所述硅单晶的[110]方向。
9. 如权利要求3所述的半导体器件，其特征在于，利用所述凸点对所述n型MOS晶体管的沟道层附加的应力是从栅极电极方 向施加的压縮应力。
10. 如权利要求3所述的半导体器件，其特征在于，利用所述凸点对所述n型MOS晶体管的沟道层附加的应力是在源极及漏极 方向施加的拉伸应力。
11. 如权利要求3所述的半导体器件，其特征在于，利用所述凸点对所述n型MOS晶体管的沟道层附加的应力是在垂直于源极 及漏极方向的方向施加的压縮应力。
12. 如权利要求4所述的半导体器件，其特征在于，利用所述凸点对所述P型MOS晶体管的沟道层附加的应力是在源极及漏极 方向施加的拉伸应力。
13. 如权利要求4所述的半导体器件，其特征在于，利用所述凸点对所述P型MOS晶体管的沟道层附加的应力是在垂直于源极 及漏极方向的方向施加的压縮应力。
14. 如权利要求10所述的半导体器件，其特征在于，所述凸点的材料的热膨胀系数比所述保护膜的材料要大，将所述凸点在高 温下配置在所述保护膜上，然后冷却，通过这样施加所述拉伸应力。
15. 如权利要求12所述的半导体器件，其特征在于，所述凸点的材料的热膨胀系数比所述保护膜的材料要大，将所述凸点在高 温下配置在所述保护膜上，然后冷却，通过这样施加所述拉伸应力。
16. 如权利要求1所述的半导体器件，其特征在于，在所述保护膜上的与所述MOS晶体管的沟道层相邻的位置设置凹下部分， 在所述凹下部分上配置所述凸点，从而对所述凹下部分的所述沟道层一侧的斜 面施加由所述凸点产生的压縮方向的应力，施加所述压縮应力或所述拉伸应
17. 如权利要求2所述的半导体器件，其特征在于，在所述保护膜上的与所述MOS晶体管的沟道层相邻的位置设置凹下部分， 在所述凹下部分上配置所述凸点，从而对所述凹下部分的所述沟道层一侧的斜 面施加由所述凸点产生的压縮方向的应力，施加所述压縮应力或所述拉伸应 力。
18. 如权利要求16所述的半导体器件，其特征在于，所述凸点将施加应力的所述MOS晶体管的沟道层夹在当中，在垂直于所述 源极及漏极方向的方向至少配置2个以上。
19. 如权利要求16所述的半导体器件，其特征在于，所述凸点将施加应力的所述MOS晶体管的沟道层夹在当中，在所述源极及 漏极方向至少配置2个以上。
20. 如权利要求1所述的半导体器件，其特征在于，所述凸点对所述MOS晶体管的所述源极及漏极方向或垂直于所述源极及漏 极方向的方向，配置作为直线状排列。
全文摘要
本发明揭示一种半导体器件(20)，具有多个在该半导体芯片基板(30)内至少包含金属氧化物半导体(MOS)晶体管(36)的电路、以及包含该电路并在上部用保护该电路的保护膜(41)覆盖的电路模块，仅在该半导体器件(20)的电流能力及阈值电压不满足规定值的、需要高性能化的电路模块的上部，至少通过保护膜(41)形成多个凸点(23a、23b、23c)，该多个凸点(23a、23b、23c)能够对MOS晶体管(36)施加应力，使迁移率增加，实现高性能化。
文档编号H01L27/04GK101174625SQ20071015425
公开日2008年5月7日 申请日期2007年9月11日 优先权日2006年9月12日
发明者吉田隆幸, 本藤拓磨, 桑原公仁, 福田敏行 申请人:松下电器产业株式会社