专利名称：浮置栅极的制造方法
技术领域：
本发明涉及一种存储器元件的制造方法，且特别涉及一种浮置栅极的制造方法。
背景技术：
快闪存储器由于具有可多次进行数据的存入、读取、抹除等动作，且存 入的数据在断电后也不会消失的优点，所以已成为个人电脑和电子设备所广 泛采用的一种非易失性存储器元件。典型的快闪存储器通常具有浮置栅极(floating gate)与控制栅极(control gate),而且浮置栅极与控制栅极之间以介电层相隔，而浮置栅极与基底间以 隧穿氧化层(tunnel oxide)相隔。然而，由于快闪存储器的尺寸持续缩小，使 得在形成浮置^^及的工艺中面临到一些困难。图1A至图1C所绘示为已知的一种浮置栅极的制造流程剖面图。首先，请参照图1A，在利用氮化硅层106作为独刻掩模，而在基底IOO 中形成隔离结构108的工艺中，会一并形成隧穿介电层102以及用以形成浮 置栅极的多晶硅层104。接着，请参照图1B，移除氮化硅层106,而在相邻两个隔离结构108 之间形成开口 110。然后，在基底100上形成多晶硅材料层112,且多晶硅 材料层112填满开口 IIO并覆盖多晶硅层104及隔离结构108。此外，在开 口 110中填入多晶硅材料层112时，会在多晶硅材料层112中形成孔洞114。接下来，请参照图1C,移除部分多晶硅材料层112，直到暴露出隔离结 构108，而在开口 110中形成多晶硅层116。之后，对多晶硅层116及多晶 硅层104进行一个图案化工艺，而由经图案化后的多晶硅层116及多晶硅层 104组成浮置4册极118。然而，在快闪存储器的尺寸不断地缩减的趋势下，开口 110的深宽比 (aspectratio)也跟着提高，使得在形成浮置栅极118的填洞工艺面临瓶颈，会 在所形成的浮置栅极118中产生孔洞(void)114或裂缝(seam)(未绘示)，进而 造成快闪存储器的可靠度降低
发明内容
有鉴于此，本发明的主要目的就是在提供一种浮置栅极的制造方法，可 避免在浮置栅极中出现孔洞或裂缝。
本发明的另一目的是提供一种浮置栅极的制造方法，可以有效地提升快 闪存储器的可靠度。
本发明提出一种浮置栅极的制造方法，包括下列步骤。首先，提供基底， 基底中已形成有多个隔离结构，在隔离结构之间的基底上已依序形成有介电 层与第 一多晶硅层，且第 一多晶硅层的上表面低于隔离结构的上表面。接着， 在第一多晶硅层上形成外延硅层，且外延硅层的上表面低于隔离结构的上表 面。然后，在外延硅层上形成第二多晶硅层，且第二多晶硅层的上表面与隔 离结构的上表面实质上位于同一高度位置。接下来，对第二多晶硅层、外延 硅层及第 一 多晶硅层进行一个图案化工艺。
依照本发明的一优选实施例所述，在上述的浮置栅极的制造方法中，外 延硅层的形成方法例如是外延成长法。
依照本发明的一优选实施例所述，在上述的浮置栅极的制造方法中，第 二多晶硅层的形成方法，包括下列步骤。首先，在基底上形成多晶硅材料层， 且多晶硅材料层覆盖外延硅层及隔离结构。接着，移除部分多晶硅材料层， 直到暴露出隔离结构。
依照本发明的一优选实施例所述，在上述的浮置栅极的制造方法中，多 晶硅材料层的形成方法例如是化学气相沉积法。
依照本发明的一优选实施例所述，在上述的浮置栅极的制造方法中，部 分多晶硅材料层的移除方法例如是化学机械抛光法。
本发明提出另一种浮置栅极的制造方法，包括下列步骤。首先，提供基 底，基底中已形成有多个隔离结构，在隔离结构之间的基底上已依序形成有 介电层与第一多晶硅层，且第一多晶硅层的上表面低于隔离结构的上表面。 接着，在第一多晶硅层上形成第二多晶硅层，且第二多晶硅层的上表面低于 隔离结构的上表面。然后，在第二多晶硅层上形成外延硅层，且外延硅层的 上表面与隔离结构的上表面实质上位于同一高度位置。接下来，对外延硅层、 第二多晶硅层及第 一多晶硅层进行一个图案化工艺。
依照本发明的另一优选实施例所述，在上述的浮置栅极的制造方法中， 第二多晶硅层的形成方法例如是化学气相沉积法。依照本发明的另一优选实施例所述，在上述的浮置栅极的制造方法中， 外延硅层的形成方法，包括下列步骤。首先，在基底上形成外延硅材料层， 且外延硅材料层覆盖第二多晶硅层及隔离结构。接着，移除部分外延硅材料 层，直到暴露出隔离结构。依照本发明的另一优选实施例所述，在上述的浮置栅极的制造方法中， 外延硅材料层的形成方法例如是外延成长法。依照本发明的另一优选实施例所述，在上述的浮置栅极的制造方法中， 部分外延硅材料层的移除方法例如是化学机械抛光法。基于上述，在本发明所提出的浮置栅极的制造方法中，会先在相邻隔离 结构之间的开口中形成外延硅层，以降低开口的深宽比。由于外延硅层使开 口的深宽比降低，所以在将第二多晶硅层形成于开口中时，不会在第二多晶 硅层中形成孔洞或裂缝。此外，在本发明所提出的另一种浮置栅极的制造方法中，是先在相邻隔 离结构之间的开口中形成第二多晶硅层，可降低开口的深宽比。由于开口中 的第二多晶硅层降低了开口的深宽比，所以在将外延硅层形成于开口中时，外延硅层中不会形成孔洞或裂缝。如此一来，通过本发明所提出的另 一种浮置栅极的制造方法能够制作出 高品质的浮置栅极，而可以有效地提升快闪存储器的可靠度。为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举优 选实施例，并配合所附图示，作详细说明如下。
图1A至图1C所绘示为已知的一种浮置栅极的制造流程剖面图。图2A至图2C所绘示为本发明一实施例的浮置栅极的制造流程剖面图。图3A至图3C所绘示为本发明另一实施例的浮置栅极的制造流程剖面图。附图标记说明100、 200、 300:基底 102:隧穿介电层104、 116、 206、 216、 306、 312:多晶硅层106:氮化硅层108、 202、 302:隔离结构110、 210、 310:开口112、 214:多晶硅材料层114:孔洞118、 218、 318:浮置栅极204、 304:介电层208、 308:掩模层212、 316:外延珪层 314:外延硅材料层具体实施方式
图2A至图2C所绘示为本发明一实施例的浮置栅极的制造流程剖面图。首先，请参照图2A，提供基底200，基底200中已形成有隔离结构202, 在隔离结构202之间的基底200上已依序形成有介电层204、多晶硅层206 及掩模层208,且多晶硅层206的上表面低于隔离结构202的上表面。介电 层204的材料例如是氧化硅。隔离结构202例如是材料为氧化硅的浅沟槽隔 离结构，而其形成方法为此技术领域普通技术人员所熟知，故于此不再赘述。值得一提的是，在形成隔离结构202的工艺中，会一并形成用以作为隧 穿介电层的介电层204以及用以形成浮置栅极的多晶硅层206。介电层204 的材料例如是氧化硅。掩模层208是在形成隔离结构202的工艺中作为蚀刻 掩模使用。掩模层208的材料例如是氮化硅。接着，请参照图2B，移除掩模层208，而在相邻两个隔离结构202之间 形成开口 210。掩模层208的移除方法例如是湿式蚀刻法。然后，在多晶硅层206上形成外延硅层212，且外延硅层212的上表面 低于隔离结构202的上表面，外延硅层212可用以降低开口 210的深宽比。 外延硅层212的形成方法例如是外延成长法。此外，由于外延硅层212是只有在硅材料表面才会成长，所以在开口 210 中的外延硅层212会均匀成长于多晶硅层206表面，而不会在外延硅层206
中形成孔洞或裂缝。接下来，在基底200上形成多晶硅材料层214,且多晶硅材料层214覆 盖外延硅层212及隔离结构202并填满开口 210。多晶硅材料层214的形成 方法例如是化学气相沉积法。继的，请参照图2C,移除部分多晶硅材料层214,直到暴露出隔离结构 202，而在外延硅层212上形成填满开口 210的多晶硅层216。其中，若不考 虑工艺上的误差，多晶硅层216的上表面与隔离结构202的上表面实质上会 位于同一高度位置。部分多晶硅材料层214的移除方法例如是化学机械抛光 法。随后，对多晶硅层216、外延硅层212及多晶硅层206进行一个图案化 工艺，以将条状的多晶硅层216、外延硅层212及多晶硅层206定义成块状， 而经图案化后的多晶硅层216、外延硅层212及多晶硅层206组成浮置栅极 218。由上述实施例可知，形成于开口 210中的外延硅层212可以有效地降低 开口210的深宽比，所以多晶硅材料层214能够顺利地填入开口 210中。因 此，所形成的浮置栅极218的品质优选，不会出现孔洞或裂缝。图3A至图3C所绘示为本发明另一实施例的浮置栅极的制造流程剖面图。首先，请参照图3A，提供基底300,基底300中已形成有隔离结构302， 在隔离结构302之间的基底300上已依序形成有介电层304、多晶硅层306 及掩模层308,且多晶硅层306的上表面低于隔离结构302的上表面。介电 层304的材料例如是氧化硅。隔离结构302例如是材料为氧化硅的浅沟槽隔 离结构，而其形成方法为此技术领域普通技术人员所熟知，故于此不再赘述。值得一提的是，在形成隔离结构302的工艺中，会一并形成用以作为隧 穿介电层的介电层304以及用以形成浮置栅极的多晶硅层306。介电层304 的材料例如是氧化硅。掩模层308是在形成隔离结构302的工艺中作为蚀刻 掩模使用。掩模层308的材料例如是氮化硅。接着，请参照图3B,移除掩模层308，而在相邻两个隔离结构302之间 形成开口 310。掩^^层308的移除方法例如是湿式蚀刻法。然后，在基底300上形成共形的多晶硅层312，多晶硅层312覆盖隔离 结构302及多晶硅层306,且位于开口 310中的多晶硅层312可降低开口 310 的深宽比。多晶硅层312的形成方法例如是化学气相沉积法。此外，位于多晶硅层306上的多晶硅层312(不包括隔离结构302测壁上 的多晶硅层312)的上表面低于隔离结构302的上表面。亦即，由于所形成的 多晶硅层312并不会填满开口 310,因此在多晶硅层312中不至于产生空洞或裂缝。接下来，在基底300上形成外延硅材料层314,且外延硅材料层314覆 盖多晶硅层312及隔离结构302并填满开口 310。外延硅材料层314的形成 方法例如是外延成长法。继的，请参照图3C移除部分外延硅材料层314及部分多晶硅层312, 直到暴露出隔离结构302,而在多晶硅层312上形成填满开口 310的外延硅 层316。其中，若不考虑工艺上的误差，外延硅层316的上表面与隔离结构 302的上表面实质上会位于同一高度位置。部分外延硅材料层314及部分多 晶硅层312的移除方法例如是化学机械抛光法。随后，对外延硅层316、多晶硅层312及多晶硅层306进行一个图案化 工艺，以将条状的外延硅层316、多晶硅层312及多晶硅层306定义成块状， 而经图案化后的外延硅层316、多晶硅层312及多晶硅层306组成浮置栅极 318。同样地，形成于开口 310中的多晶硅层312能使得开口 310的深宽比降 低，所以在将外延硅层316形成于开口 310中时，可避免在外延硅层316中 形成孔洞或裂缝。因此，由图案化后的外延硅层316、多晶硅层312及多晶 硅层306所组成的浮置栅极318，可有效地提高快闪存储器的可靠度。综上所述，本发明至少具有下列优点1 .通过本发明所提出的浮置栅极的制造方法能够制作出高品质的浮置栅 极，在浮置栅极中不会产生孔洞或裂缝。2.本发明所提出的另 一种浮置栅极的制造方法可以有效地提升快闪存储 器的可靠度。虽然本发明已以优选实施例披露如上，然其并非用以限定本发明，任何 本领域的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与 润饰，因此本发明的保护范围当视所附的权利要求所界定者为准。
权利要求
1. 一种浮置栅极的制造方法，包括提供基底，该基底中已形成有多个隔离结构，在这些隔离结构之间的该基底上已依序形成有介电层与第一多晶硅层，且该第一多晶硅层的上表面低于这些隔离结构的上表面；在该第一多晶硅层上形成外延硅层，且该外延硅层的上表面低于这些隔离结构的上表面；在该外延硅层上形成第二多晶硅层，且该第二多晶硅层的上表面与这些隔离结构的上表面实质上位于同一高度位置；以及对该第二多晶硅层、该外延硅层及该第一多晶硅层进行图案化工艺。
2. 如权利要求1所述的浮置栅极的制造方法，其中该外延硅层的形成方 法包括外延成长法。
3. 如权利要求1所述的浮置栅极的制造方法，其中该第二多晶硅层的形 成方法，包括在该基底上形成多晶硅材料层，且该多晶硅材料层覆盖该外延硅层及这 些隔离结构；以及移除部分该多晶硅材料层，直到暴露出这些隔离结构。
4. 如权利要求3所述的浮置栅极的制造方法，其中该多晶硅材料层的形 成方法包括化学气相沉积法。
5. 如权利要求3所述的浮置栅极的制造方法，其中部分该多晶硅材料层 的移除方法包括化学机械抛光法。
6. —种浮置栅极的制造方法，包括提供基底，该基底中已形成有多个隔离结构，在这些隔离结构之间的该 基底上已依序形成有介电层与第一多晶硅层，且该第一多晶硅层的上表面低 于这些隔离结构的上表面；在该第一多晶硅层上形成第二多晶硅层，且该第二多晶硅层的上表面低 于这些隔离结构的上表面；在该第二多晶硅层上形成外延硅层，且该外延硅层的上表面与这些隔离 结构的上表面实质上位于同一高度位置；以及对该外延硅层、第二多晶硅层及该第一多晶硅层进行图案化工艺。
7. 如权利要求6所述的浮置栅极的制造方法，其中该第二多晶硅层的形 成方法包括化学气相沉积法。
8. 如权利要求6所述的浮置栅极的制造方法，其中该外延硅层的形成方 法，包括在该基底上形成外延硅材料层，且该外延硅材料层覆盖该第二多晶硅层 及这些隔离结构；以及移除部分该外延硅材料层，直到暴露出这些隔离结构。
9. 如权利要求8所述的浮置栅极的制造方法，其中该外延硅材料层的形 成方法包括外延成长法。
10. 如权利要求8所述的浮置栅极的制造方法，其中部分该外延硅材料层 的移除方法包括化学机械抛光法。
全文摘要
本发明公开了一种浮置栅极的制造方法，包括下列步骤。首先，提供基底，基底中已形成有多个隔离结构，在隔离结构之间的基底上已依序形成有介电层与第一多晶硅层，且第一多晶硅层的上表面低于隔离结构的上表面。接着，在第一多晶硅层上形成外延硅层，且外延硅层的上表面低于隔离结构的上表面。然后，在外延硅层上形成第二多晶硅层，且第二多晶硅层的上表面与隔离结构的上表面实质上位于同一高度位置。接下来，对第二多晶硅层、外延硅层及第一多晶硅层进行一个图案化工艺。
文档编号H01L21/28GK101399232SQ20071016177
公开日2009年4月1日 申请日期2007年9月26日 优先权日2007年9月26日
发明者何青原 申请人:力晶半导体股份有限公司