专利名称：平面型半导体器件及其制造方法
技术领域：
本发明涉及一种平面型半导体器件的制造方法，以及更尤其涉及一种能改 善平面型半导体器件的击穿电压的可靠性的平面型半导体器件。
背景技术：
如在实施例图1中所示，平面型半导体器件可设置为高电压CMOS (互补 金属氧化物半导体)器件，包括半导体衬底IO、阱区ll、器件绝缘层12、设 置在半导体衬底10上和/或上方的扩大的漂移区13和栅极14。可以非硅化扩 大的漂移区13以获得高击穿电压。然而，该结构具有缺点。例如，不能抑制施加到栅极14边缘的边缘部分 的碰撞电离高电场"A"的产生。因此，由于击穿电压的可靠性，栅极14的 边缘部分易碎。其实，在该高电压CMOS器件中，由于栅极14可由漏区中的 高电压施加，所以由于电流，从栅极14到漏极的栅极电场方向可能在产生最 大电场的部分和栅极边缘的漏区部分中可能改变。因此，当经受电场时，栅极 14可能易碎，从而当驱动栅极14时可能必然导致电压和电流的变化。发明内容本发明的实施方式涉及通过减小应用到漏极侧上的栅极的边缘区域的高 电场而增强击穿电压的可靠性的平面型半导体器件及其制造方法。本发明的实施方式涉及一种包括至少一个以下步骤的平面型半导体器件 的制造方法在半导体衬底之上和/或上方形成阱区；在半导体衬底至少和/或 上方形成多个浅槽隔离区(STI);通过将掺杂剂注入到一侧或两侧中而形成 至少一个漂移区；通过顺序地形成并构图在包括STI的半导体衬底之上和/或
上方的栅极氧化物膜和多晶硅层而形成栅极图案；通过将掺杂剂注入到栅极图 案两侧的半导体衬底中而形成源区和漏区；在漂移区之上和/或上方，包括栅极图案的多晶硅层的一侧形成硅化物阻挡掩模。使用硅化物阻挡掩模执行硅化 工艺。本发明的实施方式涉及一种平面型半导体器件，包括在半导体衬底之上 和/或上方形成的阱区；在半导体衬底之上和/或上方形成的多个STI;通过掺 杂剂注入到阱区的一恻或两侧而形成的至少一个漂移区；通过顺序地形成并构 图在包括STI的半导体衬底之上和/或上方的栅极氧化物膜和多晶硅层而形成 的栅极图案；通过将掺杂剂注入到栅极图案两侧的半导体衬底中而形成的源区 和漏区；在漂移区之上和上方形成的硅化物阻挡掩模，包括栅极图案的多晶硅 层的一侧；以及在源区之上和/或上方形成的硅化物层。
实施例图1示出了在平面型半导体器件中产生的碰撞电离；实施例图2A至图2G示出了根据实施方式的制造平面型半导体器件的方法。
具体实施方式
如实施例图2A所示，根据实施方式，平面型半导体器件可包括形成于半 导体衬底100上和/或上方的氧化膜110。阱区120，例如，HP阱可通过在其 中注入杂质而形成在半导体衬底100中。可形成具有HN阱的阱区120。如实施例图2B所示，通过在将不形成STI 140的衬底100的区域上和/或 上方形成光刻胶图案130而使多个器件绝缘层诸如限定有源区域的浅槽隔离 (STI)形成在半导体衬底IOO上，以及多个沟槽可通过蚀刻光刻胶图案130 形成。如在实施例图2C中所示，沟槽可由诸如Si02的氧化物等掩埋以形成STI140。如在实施例图2D中所示，在形成STI140之后，可去除氧化膜110。不 包括ST1 140的阱120的最上表面可注入N型掺杂剂以形成N漂移区150。 N 型掺杂剂可以高浓度注入到与STI 140邻近设置的N漂移区150的最上表面区 域中，以形成N+型漏区160。其后，栅氧化膜170可形成在包括器件绝缘层 140的衬底100的表面之上和/或上方。栅极氧化膜170还可使用热氧化工艺形 成，其中栅氧化膜170没有形成在STI 140的最上表面之上和/或上方。N漂移区150可在比N+型源区161和P+型源区162更深的深度处形成， 从而它们不对称或彼此对称形成。如在实施例图2E中所示，多晶硅层180可形成在栅氧化膜170之上和/ 或上方，然后构图以形成栅极图案。栅极图案可在由器件绝缘层140形成的整 个有源区域上形成。如在实施例图2F中所示，然后硅化物阻挡掩模190可形成在多晶硅层180 的最上表面部分和N漂移区150的最上表面部分之上和/或上方。硅化物阻挡 掩模190可具有IOOO埃的厚度，并可形成为由诸如等离子体增强四乙基原硅 酸盐(PETEOS)等的硅氧化膜，诸如SiN等的硅氮化物膜和硅氮氧化物(SiON) 膜组成的层叠膜。可选地，硅化物阻挡掩模190可具有1000埃的厚度并且可 形成为由硅氧化物膜、硅氮化物膜和硅氮氧化物(SiON)膜的至少其中之一 组成的层叠膜。减反射膜可选择性地形成于硅化物阻挡掩模190之下或之上和 /或上方。可形成硅化物阻挡掩模l卯以覆盖N漂移区150和多晶硅层180并 与N漂移区150的边界一致。可形成硅化物阻挡掩模190以接触漏区160。如在实施例图2F中所示，随后，可利用硅化物阻挡掩模190执行硅化工 艺并去除硅化物阻挡掩模190，从而硅化层200形成于漏区160、N+型源区161 和P+型源区162和多晶硅层180之上和/或上方。利用自对准的硅化方法，硅 化层200可由金属组成，诸如钛(Ti)、钴(Co)和镍(NO任意其中之一。 可选地，硅化层200可以可选地形成于多晶硅层180之上和/或上方以不覆盖 N漂移区150和多晶硅层180但是邻近N漂移区150的边缘。非硅化工艺可在覆盖N漂移区150的栅极图案的多晶硅之上和/或上方形 成。因此，在栅极下区的电场通过多晶硅180的电阻而减小(relieve)同时还 不垂直指向，并因此可在数个方向分散。硅化物阻挡掩模190可配置为不覆盖在栅极图案的多晶硅层180之上和/ 或上方的N漂移区150而不需要部分执行局部非硅化的额外工艺，从而在高 电压平面型半导体器件中的栅多晶的漏极边缘部分非硅化。因此，它可能增强 高压CMOS器件的击穿电压的可靠性。
根据实施方式，在平面型半导体器件中的栅多晶的漏极边缘可能部分非硅 化以使其可能增强高电压CMOS器件的击穿电压的可靠性。尽管已经在此描述实施方式，但是应该理解本领域的普通技术人员可设计 落入本发明公开原理的精神和范围内的多种其它变型和实施方式。更特别地， 各种变化和修改在公开内容、附图和附加的权利要求书范围内的主题结合配置 的组成部件和/或配置中是可能的。除了组成部件和/或配置中的变化和修改， 对于本领域的普通技术人员替代的使用也是显而易见的。
权利要求
1、一种方法，包含在半导体衬底中形成阱区；在所述半导体衬底中形成多个器件绝缘区域；在所述半导体衬底中形成至少一个漂移区；通过顺序地形成并构图在所述半导体衬底上的栅氧化膜和多晶硅层而形成栅极图案；在所述栅极图案的两侧在所述半导体衬底中形成P+型第一源区、N+型第二源区和N+型漏区；在所述漂移区的暴露表面和在所述多晶硅层的最上表面的部分部分上方形成硅化物阻挡掩模；以及然后
2、 根据权利要求1所述的方法，其特征在于，所述硅化物阻挡掩模包含 层叠膜。
3、 根据权利要求2所述的方法，其特征在于，所述层叠膜包含硅氧化物 膜、硅氮化物膜和硅氮氧化物膜。
4、 根据权利要求1所述的方法，其特征在于，所述硅化物阻挡掩模包含 硅氧化物膜、硅氮化物膜和硅氮氧化物膜的至少其中之一。
5、 根据权利要求1所述的方法，其特征在于，所述硅化物阻挡掩模包含 等离子体增强四乙基原硅酸盐。
6、 根据权利要求1所述的方法，其特征在于，进一歩包括在所述硅化物 阻挡掩模上方和之下形成减反射膜。
7、 根据权利要求1所述的方法，其特征在于，进一步包括在所述硅化物 阻挡掩模之下形成减反射膜。
8、 根据权利要求1所述的方法，其特征在于，所述硅化工艺包含自对准 硅化物工艺。
9、 根据权利要求8所述的方法，其特征在于，所述硅化物层包含钛、钴 和镍的至少其中之一。
10、 根据权利要求1所述的方法，其特征在于，多个器件绝缘区域包含浅槽隔离。
11、 根据权利要求1所述的方法，其特征在于，所述至少一个漂移区通过 将掺杂剂注入到所述阱区的至少一侧中而形成。
12、 根据权利要求1所述的方法，其特征在于，形成所述至少一个漂移区 包含由N型掺杂剂注入部分所述阱区。
13、 根据权利要求1所述的方法，其特征在于，形成所述漏区包含注入高 浓度的N型掺杂剂到部分所述漂移区中。
14、 一种装置，包含半导体衬底；限定形成于所述半导体衬底中的有源区域的多个器件绝缘区域； 在所述半导体衬底中形成的至少一个漂移区； 在所述半导体衬底中形成的阱区；在所述半导体衬底上方和多个器件绝缘区域之间形成的栅极图案； 在所述半导体衬底中邻近所述栅极图案的侧部形成的一对源区和漏区； 在所述阱区中形成的至少一个漂移区； 在所述漂移区中形成的漏区；以及在所述源区、所述漏区上方以及部分地在所述栅极图案上方形成的硅化物层。
15、 根据权利要求14所述的装置，其特征在于，在所述栅极图案上形成 的所述硅化物层形成于所述漂移区的外部，并与所述漂移区的所述边界接触。
16、 根据权利要求14所述的装置，其特征在于，所述硅化物层利用自对 准硅化物工艺形成。
17、 根据权利要求16所述的装置，其特征在于，所述硅化物层包含钛、钴和镍的至少其中之一。
18、 根据权利要求14所述的装置，其特征在于，所述栅极图案包含栅氧 化物膜和多晶硅层。
19、 根据权利要求14所述的装置，其特征在于，所述一对源区包含P+型 源区和N+型源区。
20、 一种方法，包含 在半导体衬底中形成阱区；在所述半导体衬底中形成多个器件绝缘区域； 在所述半导体衬底中形成漂移区；在所述半导体衬底上方以及部分在所述漂移区上方形成栅极图案； 在邻近所述栅极图案处形成P+型源区和N+型源区以及在部分所述漂移区中形成漏区；以及然后在所述P+型源区、所述N+型源区、所述漏区上方和部分在所述栅极图案的最上表面上方形成硅化物层。
全文摘要
本发明公开了一种平面型半导体器件，其包括限定形成于半导体衬底上方的多个器件绝缘区域；形成于半导体衬底中的至少一个漂移区；形成于半导体衬底中的阱区；形成于半导体衬底上方和多个器件绝缘区域之间的栅极图案；在邻近栅极图案的侧部的半导体衬底中形成的一对源区和漏区；在阱区中形成的至少一个漂移区；在漂移区中形成的漏区；以及在源区、漏区上方以及部分在栅极图案上方形成的硅化物层。
文档编号H01L21/8234GK101162706SQ20071016370
公开日2008年4月16日 申请日期2007年10月11日 优先权日2006年10月11日
发明者崔容建 申请人:东部高科股份有限公司