专利名称：半导体封装件和叠层式半导体封装件的制作方法
技术领域：
本发明涉及通过将半导体芯片安装在基板上而构造成的半导体 封装件以及采用上述半导体封装件的叠层式半导体封装件。
背景技术：
虽然提出了各种类型的半导体芯片封装件的结构，但是由于以 高性能制造其上安装有封装件的电子器件，所以存在一些情况，艮P: 例如，采用通过常规封装件彼此堆叠而制成的叠层式封装件(也称为 "层叠封装件(PoP)")。
当叠层式封装件具有以这种方式构造成的结构，即多块包括 半导体芯片的封装件彼此堆叠时，由于各种类型的封装件可以彼此结 合，所以这些叠层式封装件可以容易地适用于按照不同规格制造的高
性能电子器件(例如，参见专利文献l: JP-A-2005-347229)。
然而，在目前的半导体芯片中，连接端子的总数随着这些半导 体芯片性能的提高而增加，也就是说，已经普及了半导体芯片的所谓 "多插脚化(multiplepin)"。当构造可以适用于以上述"多插脚" 形式制造的半导体芯片的封装件时，会增加这些封装件中采用的连接 端子的总数。因此，存在这样的问题，即难以使这些封装件彼此堆 叠。
例如，当以所谓的"多插脚"形式制造的封装件彼此堆叠时， 必须保证用于彼此电连接这些封装件的面积。因此，存在另一个问题，
艮P:叠层式封装件体积变大。此外，由于存在叠层式封装件的厚度增
加的问题，所以存在的另一个问题是难以使这些叠层式封装件制作得 更薄。如前文所述，至于这种能够适用于'"多插脚"并且还能够制作 得紧凑的叠层式封装件，尚未提出具体的结构实例。
此外，在上述具有高性能并且以多插脚形式制造的半导体芯片
中，由于半导体芯片的发热量增加，所以存在因半导体芯片的热循环 而发生各种封装件失效的可能性。
例如，用硅制造通用半导体芯片。因此，在硅与插入物之间存 在较大的热膨胀系数差异。这种插入物由通用封装件中采用的树脂材 料制成。
因此，当重复进行半导体芯片的发热与散热时，存在这样的风 险，即发生封装件的导线断开以及因半导体芯片与插入物之间的热 膨胀系数差异而使封装件损坏。这样，存在的另一个问题是这些封装 件的可靠性降低。
发明内容
因此，本发明的总体目的是提供新颖、实用、能够解决上述问 题的半导体封装件和叠层式半导体封装件。
本发明的具体目的是提供具有更高可靠性并且制作得紧凑、细 小的半导体封装件以及具有更高可靠性并且制作得紧凑、细小的叠层 式半导体封装件。
根据本发明第一个方面，通过这样的半导体封装件解决上述问 题，所述半导体封装件的特征在于包括半导体芯片；基板，其设置 有凹部，所述半导体芯片安装在所述凹部中；以及配线结构，其以这 种方式构造，§卩所述配线结构可以至少在所述半导体芯片的正上方 和正下方与所述半导体芯片外部连接。
此外，根据本发明的第二个方面，通过这样的叠层式半导体封 装件解决上述问题，所述叠层式半导体封装件通过彼此堆叠多个封装 件而构成，其中，作为半导体封装件的所述多个封装件包括半导体 芯片；基板，其设置有凹部，所述半导体芯片安装在所述凹部中；以 及配线结构，其以这种方式构造，即所述配线结构可以至少在所述 半导体芯片的正上方和正下方与所述半导体芯片外部连接。
根据本发明，可以提供制作得紧凑、细小并具有更高可靠性的 半导体封装件以及制作得紧凑、细小并具有更高可靠性的叠层式半导 体封装件。
图1是用于示出根据实施例1的半导体封装件的简图。
图2是用于示出根据实施例2的叠层式半导体封装件的简图。 图3是用于示出根据实施例3的叠层式半导体封装件的简图。
具体实施例方式
根据本发明，半导体封装件的特征在于包括半导体芯片；基 板，其中形成有凹部，该半导体芯片安装在该凹部中；以及配线结构，
其以这种方式构造，即该配线结构可以至少在该半导体芯片的正上 方和正下方与该半导体芯片外部连接。
在上述半导体封装件中，配线结构可以至少在位于该半导体芯 片的正上方和正下方的位置上与该半导体芯片外部连接(提供有外部 连接端子)。例如，在上述半导体封装件中，连接端子可以在第一主 表面和第二主表面上布置成所谓的"完全栅格阵列"形式。因此，如
果采用上述半导体封装件，则会使叠层式半导体封装件制作得紧凑。 此外，在上述半导体封装件中，由于半导体芯片安装在硅基板的凹部 中，所以可以使半导体封装件(叠层式半导体封装件)制作得细小。
换言之，由于采用上述半导体封装件，所以这种叠层式半导体 封装件可以构造成紧凑、细小的尺寸，并且可以适用于高性能器件(通 常被称为具有多个插脚的半导体芯片)以及移动器件。
此外，在上述半导体封装件中，硅基板可以优选用作其中形成 用于安装半导体芯片的凹部的基板。例如，对于前文所述的具有高性 能的半导体芯片来说，存在其发热量增加等一些情况。因此，在这种 采用由常规树脂材料制成的基板(插入物)的封装件中，存在发生问 题的风险，即封装件的配线断开或者因构成半导体芯片的硅与构成基 板的树脂材料之间的热膨胀系数差异而损坏。
另一方面，在上述根据本发明的半导体封装件中，由于基本上 不存在半导体芯片与基板之间的热膨胀系数差异，所以具有这种优 点，即在安装有高性能半导体芯片(通常被称为配备有多个插脚的半 导体芯片)的情况下，可以使可靠性更高。
此外，作为选择，可以采用诸如玻璃和陶瓷作为构成上述基板 的材料。例如，通过调整玻璃与陶瓷的组分，可以使其热膨胀系数接 近于半导体芯片(硅)的热膨胀系数。
下面，参考附图，对上述半导体封装件和使用该半导体封装件 的上述叠层式半导体封装件的结构实例进行具体说明。
(实施例1)
图1是用于示意性示出根据本发明实施例1的半导体封装件100 的剖视图。现在参照图1，根据实施例1的半导体封装件IOO基本上
通过以下方式制造在由硅制成的基板(硅基板)101中形成凹部
IOIA，并以这样的方式安装半导体芯片301，即将半导体芯片301 放置在凹部101A中。
此外，在半导体封装件100中，通过以下方式形成有配线结构 200，即在第一主表面(即，位于凹部101A的开口侧的主表面) 一侧以及在第二主表面(即，位于与凹部101A的开口侧相反的一侧 的主表面) 一侧，配线结构200可以与半导体芯片301外部连接。例 如，分别在第一主表面和第二主表面上布置有多个形成于配线结构 200上的外部连接端子(凸点)208和210。
从所在表面上看，上述外部连接端子208和210布置成阵列形 状，也就是术语所称的"完全栅格阵列形状"。换言之，上述配线结 构200根据下列特征点来制造配线结构200不仅可以在第一主表面 和第二主表面的周围部分而且可以至少在位于半导体芯片301的正 上方和正下方的部分与半导体芯片301外部连接。
例如，上述配线结构200具有这种结构，即配线结构200具 有穿透基板101的导通塞201，并且用于将该导通塞201与外部端子 208和210连接的导通塞和图案配线分别形成在基板101的两个表面 中/上。
例如，在基板101的正面侧(即，安装有半导体芯片301的一 侧)形成有与导通塞201连接的图案配线202，并且以这样的方式在 该正面侧形成有绝缘层102，即使得绝缘层102覆盖图案配线202。
此外，以这样的方式形成有导通塞203，即使得这些导通塞203穿
透绝缘层102，并且在绝缘层102上形成有与导通塞203连接的图案 配线(电极片)204。
此外，在图案配线204上形成有外部连接端子(焊料凸点)208， 而从所在表面上看，外部连接端子208以这样的方式布置成完全栅格 阵列，即使得这些外部连接端子208布置为栅格形状。此外，如果 需要，则在外部端子208与图案配线204之间形成有连接层207。连 接层207由例如金/镍制成(由金层和镍层以这样的方式制成的叠层 结构，即使金层位于外部连接端子一侧)。此外，以这样的方式在 外部连接端子208周围形成有阻焊层103，即使得阻焊层103覆盖 绝缘层102的一部分和图案配线204的一部分。
此外，在基板101的背面侧(即，与安装有半导体芯片301 — 侧相反的一侧)形成有绝缘层104。另外，以这样的方式形成有与导 通塞201连接的导通塞205，即使得这些导通塞205穿透绝缘层104， 同样，在绝缘层104上形成有与导通塞205连接的图案配线(电极片) 206。
此外，如前文所述，在图案配线206上形成有外部连接端子(焊 料凸点)210，而从所在表面上看，外部连接端子210以这样的方式 布置成完全栅格阵列，即使得这些外部连接端子210布置为栅格形 状。此外，如果需要，则在外部端子210与图案配线206之间形成有 连接层209。连接层209由例如金/镍制成(由金层和镍层以这样的 方式制成的叠层结构，即使金层位于外部连接端子一侧)。此外， 以这样的方式在外部连接端子210周围形成阻焊层105， S卩使得阻 焊层105覆盖绝缘层104的一部分和图案配线206的一部分。
在上述结构中，绝缘层102和104由例如环氧系树脂材料形成， 该材料用作称为"增层"材料的主要材料。此外，配线结构200 (由 导通塞201、 203和205以及图案配线202、 204和206构成)由例如 铜制成。然而，上述材料只是一个实例，因此本发明不仅仅限于这些 材料。
在半导体芯片301的器件表面指向下方(凹部101A的底面侧)
的状态下，即在所谓的"面朝下"状态下，半导体芯片301安装在凹
部101A中。与形成在半导体芯片301的器件表面上的电极片(未示 出)连接的凸点302与图案配线202连接，并且在半导体芯片301 与基板101之间注入底部填充树脂(树脂材料)303。
从所在表面上看，在硅基板101的基本上整个表面中形成构成 上述配线结构200的导通塞201，例如在凹部101A的底部、硅厚度 较薄的部位以及在凹部IOIA周围、硅厚度较厚的其它部位中形成该 导通塞。
此外，通过包括例如形成在凹部101A的侧壁表面上的部分，从 而形成与导通塞201和半导体芯片301 (凸点302)连接的图案配线 202。例如，图案配线202在凹部101A的底面上与导通塞201和半 导体芯片301 (凸点302) 二者连接。此外，图案配线202沿着凹部 101A的内壁表面从凹部101A的底面形成到凹部101A的侧壁表面， 而且以这样的方式朝向凹部101A的外侧形成，即使得图案配线202 在基板101的表面上延伸。
另一方面，在绝缘层102上形成的图案配线204包括以这种方 式形成的部分，艮卩该部分从位于凹部IOIA外侧的部分延伸到与该 凹部重叠(位于半导体芯片301的正上方)的另一部分。
由于以上述方式形成了配线结构200，所以可以以这样的方式在 包括位于半导体芯片301正上方的表面的第一主表面的基本整个表 面上制成与配线结构200连接的外部连接端子208，即使得这些外 部连接端子208布置成所谓的"完全栅格阵列"。
此外，在上述半导体封装件100中，可以以这样的方式在包括 位于半导体芯片301正下方的表面的第二主表面的基本整个表面上 制成与配线结构200连接的外部连接端子210，即使得这些外部连 接端子210布置成所谓的"完全栅格阵列"。此外，作为选择，如果 需要，则可以在基板101的背面上设置有与图案配线202对应并与导 通塞201连接的图案配线。
由于上述半导体封装件100以这样的方式构造，即半导体芯 片301可以与半导体芯片301正上方和正下方的配线结构200(例如，
布置成完全栅格阵列)外部连接，所以半导体封装件100可以容易地
适用于半导体芯片301的多个插脚(即，增加凸点302的总数)。
因此，即使在将半导体封装件适用于以多插脚方式制成的半导 体芯片的情况下，也可以限制半导体封装件的面积的增加量并且可以 使半导体封装件具有紧凑的结构。此外，由于采用了上述半导体封装 件，所以叠层式半导体封装件可以制作得紧凑。也就是说，在上述半 导体封装件彼此堆叠的情况下，由于两个表面(即，第一主表面和第 二主表面)都是完全栅格阵列，所以这些半导体封装件可以在节省空 间的条件下更高效地彼此连接。
此外，在上述半导体封装件100中，由于半导体芯片301安装 在硅基板101的凹部101A中，所以半导体封装件100 (使用半导体 封装件100的叠层式半导体封装件)可以制作得细小。
换言之，由于采用了上述半导体封装件100，所以这种半导体封 装件IOO可适用于这种高性能器件(通常被称为以多插脚方式制成的 半导体芯片301)，而且可以构成能够同时满足(移动器件等中需要 的)细小和紧凑要求的叠层式半导体封装件。
此外，在上述半导体封装件100中，基板101由硅制成，这也 可以构成一个特征。例如，存在这样一些情况，即在具有高性能和 多插脚的半导体芯片(即，半导体芯片301)中，其发热量增加等。 为了解决这种大量发热的问题，在上述半导体封装件100中，使用硅 形成的半导体芯片301和硅基板101以这种方式构成，即在半导体 芯片301与基板101之间基本上不存在热膨胀系数差异。因此，在安 装有高性能半导体芯片(通常被称为以多插脚方式制成的半导体芯 片)的情况下的可靠性更高。
此外，在上述半导体封装件100中，配线结构200以这样的方 式布置，即能够允许半导体芯片301的工作测试(operation test)， 以便也可以执行半导体芯片301的工作测试。例如，在多个半导体封 装件IOO彼此堆叠从而构成叠层式半导体封装件的情况下，在这些半 导体封装件IOO彼此堆叠之前，对这多个半导体芯片301单独执行封 装件的工作测试。因此，可以提高得到的叠层式半导体封装件的制造
可以根据公知的制造方法(例如，硅的RIE (活性离子蚀刻)
方法、通过电镀法形成配线结构200等)制造上述半导体封装件100。 现在参照图1，示意性地简单说明半导体封装件100的制造。
在制造上述半导体封装件100的情况下，首先通过RIE (活性 离子蚀刻)方法在硅基板101 (例如，硅晶片等)中形成与凹部101A 对应的结构和穿透基板101的通孔。此外，在形成热氧化物膜(未在 图1中示出)从而使基板101的表面绝缘之后，通过电镀法形成由铜 制成并嵌入通孔中的导通塞201。
接下来，通过半加成法形成铜制的图案配线202。在这种情况下， 作为选择，如果需要，则也可以在基板101的背面上形成图案配线。 随后，通过应用超声波或者通过执行加热方法将半导体芯片301的凸 点(金)302与图案配线202连接，然后，将底部填充树脂(流体树 脂)303注入到半导体芯片301与基板101之间(倒装芯片安装)。
接下来，通过在真空环境下层压树脂膜，分别在基板101的两 个表面上形成绝缘层102和104，然后对这些形成的绝缘层102和104 进行加热以便使其硬化。应当注意到，作为选择，可以通过涂布并加 热树脂以形成绝缘层102和104。此外，在绝缘层102和104中形成 通孔之后(如果需要，还进行去污处理)，通过半加成法形成导通塞 203和205以及图案配线204和206。
接下来，如果需要，则在形成阻焊层103和105之后，通过执 行例如电镀法，分别在从阻焊层103和105露出的图案配线204和 206上形成连接层207和209。随后，分别在连接层207和209上(在 图案配线204和206上)形成由焊料凸点制成的外部连接端子208 和210。此后，切割基板(硅晶片)101，从而可以制造出单独的半 导体封装件100。
(实施例2)
图2是用于示出叠层式半导体封装件400的简图，该叠层式半 导体封装件采用根据实施例l形成的半导体封装件100制成。应当注
意到，采用前述实施例1中给出的相同附图标记作为表示相同结构元 件的附图标记，并且省略其说明。
现在参照图2，根据本发明的实施例2，通过彼此堆叠3块根据 实施例1形成的上述半导体封装件100来制成叠层式半导体封装件
400。虽然在彼此堆叠的半导体封装件100之间形成了绝缘层UF并 且将流体树脂注入到该绝缘层中并使其硬化，但是也可以省略这些绝 缘层UF。作为选择，可以通过在彼此堆叠封装件时，在封装件之间 安装树脂膜的方式形成绝缘层UF。
在上述结构中，半导体封装件100的位于最下层的外部连接端 子210与母板S连接。此外，例如，可以在半导体封装件100的位 于最上层的图案配线204 (连接层207)上安装其它半导体芯片或诸 如电容器、电阻器和电感器等电子元件(表面封装元件)。此外，可 以从叠层式半导体封装件400中省去半导体封装件100的设置在最上 层的外部连接端子208。
如前文所述，由于采用了根据实施例1制成的半导体封装件 100，所以可以构成具有更高可靠性的紧凑、细小的叠层式半导体封 装件。
此外，彼此堆叠的封装件的总数不仅仅限于3块。例如，彼此 堆叠的半导体封装件100的总数可以选为2块。作为选择，彼此堆叠 的半导体封装件100的总数可以选为4块或更多块。
(实施例3)
图3是用于示出叠层式封装件600的简图，该叠层式封装件采 用根据实施例1形成的半导体封装件100制成。应当注意到，采用前 述实施例1中给出的相同附图标记作为表示相同结构元件的附图标 记，并且省略其说明。
参照图3，通过在根据实施例1的上述半导体封装件100上堆叠 半导体封装件500来构成根据实施例3的叠层式半导体封装件600， 其中半导体封装件500不同于半导体封装件100。
上述半导体封装件500具有所谓的"F-BGA"结构，即，半导
体芯片502和503堆叠在插入物501上的结构。此外，在半导体芯片 502和503分别通过导线504和505与插入物501电连接的同时，这 些半导体芯片502和503通过模制树脂506密封在插入物501上。
作为选择，上述结构可以变成另一种结构，在这种结构中，半 导体芯片502与插入物501倒装芯片连接，并且安装在半导体芯片 502的背面(上表面)上的半导体芯片503通过导线与插入物501连 接。
如前文所述，可以选择具有各种结构和各种布置的封装件作为 堆叠在根据实施例1的半导体封装件IOO上的封装件。
虽然结合优选实施例对本发明进行了说明，但是本发明不仅仅 限于上述特定实施例，而是可以在权利要求书描述的要旨所限定的范 围内以各种方式进行修改和变化。
例如，可以可选择地采用多个安装在凹部101A中的半导体芯片 (例如，层叠式半导体芯片)。此外，可以可选择地在基板101中形 成多个凹部101A，也可以可选择地安装多个半导体芯片。 根据本发明，可以提供制作得紧凑、细小并具有更高可靠性的 半导体封装件以及制作得紧凑、细小并具有更高可靠性的叠层式半导 体封装件。
权利要求
1.一种半导体封装件，包括半导体芯片；基板，其设置有凹部，所述半导体芯片安装在所述凹部中；以及配线结构，其以这种方式构造，即所述配线结构可以至少在所述半导体芯片的正上方和正下方与所述半导体芯片外部连接。
2. 根据权利要求l所述的半导体封装件，其中，所述半导体芯片在面朝下的状态下安装在所述凹部中。
3. 根据权利要求1所述的半导体封装件，其中，所述配线结构包括导通塞，所述导通塞穿透所述基板的所述凹 部的底部。
4. 根据权利要求3所述的半导体封装件，其中， 所述配线结构具有图案配线，所述图案配线包括形成在所述凹部的侧壁表面上的部分。
5. —种叠层式半导体封装件，其通过多个封装件彼此堆叠而构 成，其中，作为半导体封装件的所述多个封装件包括半导体芯片；基板，其设置有凹部，所述半导体芯片安装在所述凹部中；以及配线结构，其以这种方式构造，g卩所述配线结构可以至少在所述半导体芯片的正上方和正下方与所述半导体芯片外部连接。
6. 根据权利要求5所述的叠层式半导体封装件，其中， 所述半导体芯片在面朝下的状态下安装在所述凹部中。
7. 根据权利要求5所述的叠层式半导体封装件，其中， 所述配线结构包括导通塞，所述导通塞穿透所述基板的所述凹部的底部。
8. 根据权利要求7所述的叠层式半导体封装件，其中， 所述配线结构具有图案配线，所述图案配线包括形成在所述凹部的侧壁表面上的部分。
全文摘要
本发明公开一种通过多个封装件彼此堆叠而构成的叠层式半导体封装件，在该叠层式半导体封装件中，所述多个封装件包括半导体封装件，所述半导体封装件包括半导体芯片；基板，其中形成有凹部，所述半导体芯片安装在所述凹部中；以及配线结构，其以这种方式构造，即所述配线结构可以至少在所述半导体芯片的正上方和正下方与所述半导体芯片外部连接。
文档编号H01L23/488GK101170095SQ20071016374
公开日2008年4月30日 申请日期2007年10月26日 优先权日2006年10月27日
发明者小林壮, 山野孝治 申请人:新光电气工业株式会社