可更改的栅堆存储元件的制作方法

专利名称：可更改的栅堆存储元件的制作方法
技术领域：
本发明总体上涉及存储器，并在一个实施例中，涉及一种可更
改的栅堆(gate stack)存储元件。
背景技术：
即使不存在电力，诸如闪存的非易失存储器保持其存储的数 据。 一种普通类型的非易失存储器是闪存，它用于多种电子设备， 包括数码照相机、便携式音频播放器、无线通信设备、个人数字助 理、外围设备，并用于在计算机和其它设备中存储固件。
在未来的几年中，闪存和其它非易失存储^支术的主要挑战是实 现市场越来越需求的密度。这需要单元尺寸持续减小，这引起设计 和制造中的诸多挑战。
由于这些和其它原因，存在对如下述实施例中所阐述的本发明
的需要。

发明内容
本发明提供了 一种用于存储信息的存储单元设计和方法，包括 使用具有源极、漏极、沟道、栅氧化层、栅电极和可更改的栅堆层。 为存储信息，通过在可更改的栅堆层中导致基于非电荷存储的物理 变化，改变晶体管的导通电阻。
参照下述附图和详细描述，将更好地理解本发明的这些和其它 特征。


在附图中，在所有不同附图中，相同的附图标记通常指相同的 部件。附图不一定是按比例的，重点总体上在于说明本发明的原理。 在如下描述中，本发明的各种实施例将参照以下的附图进行描述，
其中
图1显示了一种传统的闪存单元；
图2A和2B显示了传统的CBRAM单元；
图3显示了根据本发明的一个实施例的存储单元；
图4A和4B显示了在才艮据本发明的一个实施例的存储单元的 ^f堆中导电丝的生长；
图5A和5B显示了在根据本发明的一个实施例的存储单元的 才册堆中两条丝的生长；
图6显示了根据本发明的存储单元的可选实施例；
图7A和7B显示了根据本发明的存储单元的可选实施例的栅 堆中导电丝的生长；
图8是制造根据本发明的一个实施例的存储单元的方法的框
图9A和9B显示了才艮据本发明的存4渚单元的另 一可选实施例；
图10是制造才艮据本发明的可选实施例的存4诸单元的方法的框 图；以及
图11显示了4艮据本发明的可选实施例，在4册堆中4吏用相变材 料的存储单元。
具体实施例方式
利用50 nm节点技术的诸如DRAM和NAND闪存的存储产品 的批量生产将很快将成为工业标准。随着存储技术缩小到50nm或 更小节点尺寸，可以预期它们将出现多种无法由简单缩放(scaling ) 现有技术解决的技术问题。代替地，将需要新方法，包括新设备结 构、新力。工^支术和新才才泮+。
对于DRAM，关键设计特性包括存储电容器和在连接到电容器 的存储节点处的低泄漏电流。作为描述DRAM性能的关键参数的 刷新间隔受到电容器处的存储电荷损失控制。在存储节点处的泄漏 电流包括经电容器本身的泄漏、存储节点处的结(junction)漏电流 和自单元晶体管的阈值下(sub-threshold)传导。随着设计规则的 缩小，由于减小的有效电容器表面面积，存储电容器的电容减小， 并且由于增加的沟道掺杂浓度，在存储节点处的结漏电流增加。在 100nm以下，已使用TIT(钛/绝缘体/钬)电容器，并且原子层沉积 (ALD)已被用于电容器电介质形成。其它类型的高-K电介质材料 也已开发用于这种用途，包括二氧化铪(Hf02)和二氧化铪/三氧化 二铝(Hf02/Al203)(用于近似80nm的节点)，和二氧化锆(Zr02 ) (约60nm节点)。在50nm节点下，RIR (釕/绝缘体/钌)可以是用 于生产用于DRAM的电容器的有希望的候选者。然而，实践中， 钌的集成复杂性可能限制其在大批量生产中的使用。
除了开发新材料，新结构也被开发以有助于DRAM的缩放。 例如， 一种称作MESH-CAP的新结构有望扩展TIT电容器到50nm 节点尺寸的应用。
还应解决DRAM中的泄漏的难题。例如，在存储节点处的掺 杂分布是泄漏的主要原因，并且由单元晶体管的沟道掺杂浓度和多 晶石圭插塞^^妄触(plug-contact)的向外扩散确定。平面晶体管i殳计具 有在lOOnm下的节点尺寸处满足泄漏电流要求的困难。已引入称作 RCAT (凹道排列晶体管)和S-RCAT (球型凹道排列晶体管)的新的 3-D单元结构以解决这些难题。例如，RACT设计加长了单元晶体 管的有效4册4及长度，纟爰和了由于短沟道效应的问题，而不会增加单 元的面积。在50nm节点尺寸以下，期望诸如FinFET的其它新设 计以及双栅极超薄体(UTB)晶体管将被使用。例如，与RACT 相比，FinFET通常具有卓越的电流驱动能力和短沟道抗才尤度 (immunity )。
关于由于从多晶硅插塞的向外扩散51起的泄漏，这可以使用利 用了选择性的外延生长的升高的源/漏极结构来解决。使用这种结 构，短沟道效应能够通过形成浅结得到有效抑制，并且能够为晶体 管工程设计提供空间，例如用于具有极低掺杂沟道的FinFET。使 用这种结构也可以^是供更宽的处理窗口 ( process window ),用于存 储单元接点稳定性。
NAND闪存也面临关于缩放的挑战。图1显示了用于NAND 闪存阵列中的传统闪存单元100。该存储单元100包括在衬底106 中形成的源极区102和漏极区104。遂道氧化层108、浮置栅极110、 绝纟彖层112 (也称作inter-poly电介质，或IPD )和控制4册114形成 在衬底106上方。字线116连接到控制栅114。这种组成单元的层 堆由侧壁118束缚。在4喿作中，通过将诸如18V的高偏压应用于控 制才册114和源才及区102和漏才及区104之间，凄t据^皮写到i者如闪存单
元100的传统NAND闪存单元。在这些条件下，电子可P迭穿过隧道 氧化层108进入浮置栅极110。为擦除闪存单元100，增加在衬底 106、源才及区102和/或漏才及区104处的电压，导致浮置棚4及110上 存储的电子隧穿隧道氧化层108，到达衬底106、源极区102和/或 漏极区104。可选地，能够促使电子隧穿过绝缘层112到控制栅114， 以有效擦除闪存单元100。
在浮置栅极110上存储的电荷更改闪存单元100的阈值电压， 该阈值电压是应用于控制4册114以允许电流在源才及区102和漏4及区 104之间流动的电压。因此，能够通过将选定电压应用于控制栅-114 并测量源极区102和漏极区104之间的电流而读取闪存单元100。 根据在浮置栅极110上存储的电荷，所施加的用于读取的选定电压 一夺在阈〗直电压上方或者下方，表示"1"或"0"。另外，例如通过改变 在浮置栅才及110上存储的电荷以4是供用于阈值电压的几个可能电 平，多个比特可净皮存^f诸在闪存单元100中。
因为闪存单元100的存储效果取决于在浮置栅极110上存储电 荷，隧道氧化层108应足够厚，以防止浮置栅极110上电荷的实质 损失。例如，如果隧道氧化层108具有4nm的高度(厚度)，由于 直接隧穿，浮置栅极110上的电荷的20%可能不到5分钟就丢失。 对于高度约为5nm的隧道氧化层108，由于直接隧穿，对于浮置栅 才及IIO,约花费一天时间丢失其20%的电荷。为防止由于直4妄遂穿 的这种损失(在商用可接受的时间周期内)，传统的闪存典型地具 有高度在8nm和12nm之间的隧道氧化层。甚至对于使用氮化硅 (SiN)以更有效捕获电荷的更新类型的闪存，诸如SONOS闪存，隧 道氧化层典型地具有至少4nm的高度。
减小闪存单元的尺寸时可能遇到的缩放(scaling)问题包括物 理缩放挑战、电缩放挑战和可靠性挑战。 一个物理缩放挑战是当 阵列中字线间隔缩小时，在不相关的浮置栅极中可能具有增加的电
容耦合，导致阈值电压的漂移。这种耦合可通过减小浮置栅极的高
度和/或使用低K值电介质来减小。另外，SONOS类型单元结构能 够被使用以减小或有效消除这种浮置栅极干扰。
另 一物理湘匕战在于浮置棚—及沿字线方向的侧壁可能不会^皮正 确地制造，因为随着闪存设备尺寸的按比例缩小，inter-poly电介质 的物理厚度可能大于浮置栅极之间的间隔。由于通过降低浮置栅极 高度减小了侧壁对从控制栅到浮置栅极的耦合比率的贡献，在 30nm节点处，耦合比率会下降到0.3以下。为提高耦合比率， inter-poly ONO电介质可按比例缩小到15nm 。作为另 一 办法，可以 使用如诸如A1203和Hf02的高-k电介质材料。另外，通过inter-poly 电介质面积4是高， 一种称作U型NAND闪存的新单元结构可具有 i曽力口^;津禺AH:率。
随着闪速存储器的尺寸的减小，电缩放问题(诸如由于短栅极 长度的短沟道效应和由于窄有源宽度的驱动电流减小)会变得严 重。在30nm节点尺寸以下，这些4兆战可减小感应余量(margin) 和器件操作速度，尤其对于多级单元操作。为试图克服这些困难， 可以4吏用i者如FinFET的结构和升压器片(booster plate )结构。因 为FinFETM吏用侧壁沟道以及顶部平面，所以能够增加驱动电流。 另外，FinFET具有对短沟道效应的合理的强抗4尤度。在升压片结 构中，由于在未选择的单元中的抑制的编程干扰，减小了短沟道效 应。
由于随着单元尺寸减小，inter-poly电介质的电容减小，当缩放 闪速存储设备时的可靠性问题来自浮置栅极上的电子数目的明显 减小。例如，对于30nm设计规则，期望存储在浮置栅极上的少 于100个电子将导致6V的阈值电压漂移。当电荷损失容限变得少 于10个电子时，容易出现数据保持和耐久性故障。如上所述，数 据保持问题也限制了过分按比例缩放隧道氧化层的能力。
除了有关闪速存储器中存储单元的尺寸的缩放挑战，还存在有 关外围设备的缩放问题。由于需要支持高电压要求，编程和擦除传 统闪速存储器所需的高电场导致外围设备缩放落后。使用诸如
SONOS的新单元结构以及高k电介质材料的发展，可以为缩放这 种高电压外围设备提供空间。
对于NAND闪存设备，期望传统的浮置栅极设计将持续按 比例缩小到50nm节点尺寸。在这种尺寸以下，期望可以^吏用类似 SONOS的NAND闪存，以及FinFET和类似SONOS的单元结构的 组合。另外TANOS单元，其可以使用Si02/SiN/Al203和TaN的 电介质组合物。具有在这种类型的单元中的阻塞氧化物(blocking oxide )和电荷捕获层之间的良好带隙匹配的高k电介质提高了隧道 氧化物上的耦合比率。这导致更厚电介质的可能性，具有提高的电 荷损失特性和更快的擦除。
除了基于电荷的DRAM和闪速存储器，包括相变随4儿存取存 储器(PCRAM)和导电桥接随机存取存储器(CBRAM)的其它类型 的基于非电荷的存储器提供了有前途的存储技术。PCRAM和 CBRAM均为非易失存储器，并且因为它们不是基于电荷的，可能 免除与缩放闪速存储器相关的一些数据保留问题。CBRAM或可编 程金属化单元(PMC)存储器特别关注于这个方面。
PMC存储器或CBRAM使用在固体电解质薄膜中的纳米尺度 量级的金属的电化学控制以存储信息。CBRAM的关键属性包括低 电压和电流操作、高度可扩展性和相对简单的制造。器件形成涉及 為乾属化物(chalcogenide )(例如，硒化锗、石克化锗)或氧化物(例 如，氧化鴒)基玻璃中的银或铜的溶解，以产生固体电解质。与电 解质膜接触形成的含银或铜的层和惰性电极产生了器件，其中，通 过4艮或铜金属的氧化和电解质中的4艮或铜离子的还原导致的电变 化，来存储信息。这在所施加的偏压低至几百mV时出现，并且能
够在几十纳秒内导致幅度的多个凄t量级地电阻变化，甚至对于nA 范围中的电流。相同幅度的反向偏压将反转该过程，直到电解沉积 金属已被去除，从而擦除器件。由于利用金属原子电解沉积而不是 基于电荷存储来保持信息，所以CBRAM具有优异的保持特性。
图2A显示了用在传导桥接随机存取存储器(CBRAM )单元中 的传统导电桥结(CBJ)。CBJ200包括:第一电极202;第二电极204; 和夹在第一电极202和第二电极204之间的固体电解质块206。第 一电才及202和第二电才及204中的一个是反应电才及，另一个是惰性 电极。在这个实例中，第一电极202是反应电极，并且第二电极204 是惰性电极。在这个实例中，第一电才及202包括4艮(Ag);并且固体 电解质块206包括银掺杂硫属(元素)化物材料。
当施加电压3争越固体电解质块206时，发生氧化还原反应，其 驱动Ag+离子脱离第一电才及202进入固体电解质块206,在那里它 们被还原为Ag，从而在固体电解质块206内形成富Ag蔟(cluster )。 固体电介质块206内的富Ag簇的尺寸和数目会增加到这种程度 即在第一电才及202和第二电才及204之间形成导电桥214。
如图2B所示，当与图2A中施加的电压反向的电压施加跨越 固体电解质206时，氧化还原反应被启动，其驱动Ag+离子从固体 电解质块206出来，进入第一电极202,在那里它们^皮还原为Ag。 结果，固体电解质块206内的富Ag簇的尺寸和数目减小，从而减 小并最终去除导电桥214。
为确定CBJ 200的当前存储状态，感应电流经过CBJ 200。如 果在CBJ 100内不存在导电桥214,则该感应电流遇到高电阻，当 存在导电桥214时，遇到^f氐电阻。高电阻可以例3口表示"0",同时{氐 电阻表示'T'，或反之亦然。
固体电解质块206可包括许多材料，但用于CBRAM中最关 注的材料是硫属元素，包括氧(O),疏(S),和竭(Se)。将这些与铜 (Cu)或4艮(Ag)结合产生二元电解质，诸如Ag2Se和Cii2S。可选地， 诸如鴒(W)的过渡金属能够与氧反应，以形成用于电解质的适合 的基玻璃。如果，例如产生的氧化钨充分多孔并处于其三氧化物形 式(W03),银或铜离子将可在材料中移动，并能够形成电解沉积物。 另一方法是将诸如锗的其它元素与石克属元素结合，以产生Cu或Ag 可溶解于其中的基玻璃。这种电解质的实例是在Ge3oSe7()(例如 Ag"Ge2oSe47)中溶解的Ag。这采用连续玻璃状的Ge2Se3主要成4分 和作为超离子的分散Ag2Se相的形式，并允许电解质显示超离子导 体质量。这种材料的纳米结构和其石危化物对应物(counterpart )揭_ 供良好特征，用于诸如CBRAM的开关器件。富金属相既是离子导 体又是电子导体，但分离这些传导区域中的每个的主要材料是良好 的电介质，所以电解沉积前，材料总的电阻高。
诸如CBRAM中4吏用的那些固体电解质能够祐 使得在其整个 厚度包含离子。最接近电子供应(electron-supplying)阴极的离子 将运动到其表面并首先被还原。离子分布的不均匀和电极的纳米外 形的不均匀将促进局部沉积或成核。即^f吏形成多核，具有最高场和 最好离子供应的核将有利于后续发展，从阴极延伸出来作为单金属 纳米线的。金属在阴极上的电解沉积将电极延伸入电解质，其可能 在固体电解质中，尤其如果它们本质上为玻璃质的，并且能够将生 长的电解沉积物容纳在多孔隙、半柔韧结构中。
因为电解沉积物被连接到阴极，它能够提供电子，用于后续离 子还原。这允许推进的电解沉积物从电解质收获离子，将它们镀于 其表面上，以使本身向前延伸。因此，在包括充足百分比的金属离 子的电解质中，生长的电解沉积物总邻近显著的离子源，所以每个 离子运行以被还原的平均距离至多几纳米。
电解沉积物的电阻率比周围电解质的电阻率小多个凄t量级，所 以一旦电解沉积物从阴极生长到阳极，就形成完全导电桥，结构的 电阻相当大地降^f氐。由于电解沉积效果而引起的结构电阻的减小增 加了流经器件的电流，直到到达电源的电流极限。在这一点上，压 降降到电解沉积的阈值，并且过程停止，产生结构的最终"导通"电 阻。
如上指出的，电解沉积过程可通过改变施加的偏压的极性而反 转。如果电解沉积#皮4吏得相对于原始可氧化的电才及为正，它变成新 阳极，并将通过氧化而溶解。在传导桥的溶解期间，通过金属电解 沉积回到发生过多用于电解沉积的金属处的位置而维护平^f。传导 桥的最初生长过程将在电极周围的电解质中留下低离子密度区域，
并且这种"自由体积(free volume)"将有利于重新沉积，不会延伸 生长回电解质。 一旦电解沉积物已被完全溶解，过程将自已终止， 产生结构的最后"断开"电阻。结构的不对称性有利于器件在高电阻 "断开"状态和低电阻"导通"状态之间循环，允许器件作为开关或存 <诸元件而才喿作。
应该指出类似的原理也将在真空中起作用，其中经过真空的 隧道电流驱动离子。例如，纳米尺度的4艮桥可以在柏引线和Ag2S 层之间的小间隙中的真空中形成。因为4义涉及少量原子，形成这种 桥的过程可被反转并快速重复。使用金或铜电导桥的类似金属真空 系统也可^皮构造。
不同于闪存，在传统的CBRAM单元中，以及在用于其4也电 阻存储技术的存储单元中，诸如PCRAM或二元过渡金属氧化物电 阻随机存取存储器(OxRRAM)，非易失存储单元从晶体管分离。这 能够导致更大和更小可缩放的存储单元。其它新提出的技术，诸如 纳米电扭4戒FET和悬浮4册才及4支术，也可能有可缩方文性的困》焦。
根据本发明，存储单元能够使用类似闪存的结构;故构造，其将 晶体管与存储元件结合，但其在栅极处使用基于非电荷存储的元 件。例如，诸如在CBRAM中使用的固体电解质可加入栅堆中。通 过以高栅电压在栅堆中生长场感应丝，阈值电压或更低阈值电压处 晶体管的导通电阻可^皮改变。尖丝(sharp filament)在其附近发展 成极高的电场，并根据丝的长度和丝到晶体管沟道的接近度，导致 器件沟道的电导率的极强的调节。器件的导通电阻是源极与漏极之 间的电压差除以在给定栅电压时在源极和漏极之间流动的电流。才艮 据丝的几何形状，诸如其长度和到沟道的接近程度，晶体管的导通 电阻在给定栅电压处变化相当大。因此，可更改的栅堆的使用提供 了一种新型存储器件，其不基于接近沟道的存储电荷而基于根据配 置调制沟道的栅电极的可重配置的几何形状。这种存储单元能够缩 小到极小的形体尺寸，并能够布置在类似于与NAND或NOR闪存 一起使用的那些结构中，以实现类似的存储密度。另外，代替固体 电解质，可以l吏用其它基于非电荷存^f渚的电阻开关元件，诸如类似 PCRAM中使用的那些的相变材料，或二元过渡金属氧化物电阻存 储器，或其中富sp2碳的导电丝形成在富spS无定形碳的绝缘层中 的碳基开关元件，来以给定栅电压改变晶体管的阈值电压或导通电 阻。
因为存储器不是基于电荷存储的，即使当器件缩小到极小的形 体尺寸，信息存储的可靠性也可较少地出问题。另外，隧道氧化物 (或4册氧化物)厚度能够缩;改到3nm或更小，由于隧道氧化物无需 防止浮置4册极上的电荷的损失，并且薄隧道氧化层可能在编程期间 是有利的。此外，如在许多基于电荷存储的存储器的情况中，这种 基于非电荷存储的器件的编程无法通过利用紫外光照射或通过暴 露于总剂量大约为1 MRad的Co6。或其它辐射源来擦除。
参照图3,描述了根据本发明的一个实施例的存储单元。该存 储单元300被构造为将诸如在CBRAM中发现的固体电解质并入晶 体管的栅堆中的半导体晶体管，提供了高度可伸缩的类似闪存的存 储单元。不同于闪存单元，代替地使用电场以诱发固体电解质中的 丝生长，类似CBRAM，以改变阈值电压和/或单元的导通电阻，存 储单元300不是基于电荷存储的。有利地，因为它不是基于电荷存 <诸，所以存储单元300不会有随着尺寸减小，会折磨闪存的相同类 型的可靠性问题。
存储单元300包括在衬底306中形成的源极区302;漏极区304; 和沟道305。在一些实施例中，衬底306可以是P型衬底，并且源 才及区302和漏才及区304可以是N+掺杂区域。
在一些具有3nm或更小高度的实施例中，和在高度lnm的一 些实施例中，栅氧化层308^皮沉积在衬底306上方。可更改的栅堆 310形成在栅氧化层308上方。栅电极312祐:i殳置在可更改的栅堆 310上方。可更改的4册堆310和4册电才及312由侧壁314约束。
可更改的4册堆310由诸如石克属化物玻璃的电解质形成，虽然将 理解:可更改的栅堆310可包括其它适合的材料，诸如氧化铜、如氧 化镍、氧化锆、氧化钛、氧化铝或多铝氧化物，或锆酸锶膜之类的 二元过渡金属氧化物。诸如包括银、金或铜真空系统的金属真空系 统或石灰乂又层系统的其它结构也可用于可更改的4册堆310。如在下面 将更详细描述的，传导丝可以高4册电压在可更改的4册堆310中生长。 这种传导丝将对阔^f直电压或4交〗氐斥册;〖及电压下的导通电阻产生影响。 阈值电压或导通电阻的这些变化能够用于存储信息。
图4A和4B显示了丝402在可更改的^"堆310中生长的存4诸 单元300。丝402的存在改变了可更改的^"堆310的电导率，其通 过改变晶体管/存储单元300的阈值电压或导通电阻，改变了晶体管
沟道305上4册电压的井禹合。该丝402沿着通过以高压施加经过4册氧 化层308的隧道电流产生的场生长。通常，小于可更改的栅堆的厚 度的1V/nm的电压将对于形成丝402足够了 ，但也可以使用更高的 电压。
作为实例，如果可更改的4册堆310是4艮掺杂的好u属化物材料， 并JU册电极312包含4艮，则以高压产生的场将导致氧化还原反应， 其将驱动Ag+从栅电4及312出来而进入可更改的棚-堆310中。在可 更改的栅堆310内，这些离子将被还原成Ag，在可更改的栅堆310 内形成富Ag簇。类似于CBRAM i殳备中传导桥的形成，这些富 Ag簇形成丝402。通过反转高压下的电流，该丝402可减小或去 除。
如图4B所示，根据场强和生长丝402花费的时间量，丝402可 生长到不同长度。不同丝长度导致可更改的栅堆310的电导率的不 同，以及存储单元300的阈值电压或在给定栅电压下导通电阻的差 异。这种控制晶体管沟道的阈值电压或电导率的能力可被用于在存 储单元300中存储多比特信息。例如，通过区分晶体管的四种不同 阈值电压或导电状态，两比特信息可被存储在存储单元300中。
如图4A和4B所示，丝402生长在存4诸单元300的漏才及侧上。 这能够通过在4册电才及312和漏4及区304之间施加偏压，以施加电流 通过可更改的4册堆310来实现。这种电流将典型i也在约100nA到 100nA的范围内，这比在写传统闪存时通常应用的飞安电流高得多。 耳又决于偏压，用于生长这种丝的场可生成在存^f诸单元300的源才及或 漏极侧上。因此如图5A和5B所示，通过在栅电极312和源极区 302 (用于丝502)之间和4册电极312和漏4及区304 (用于丝504) 之间施加适合的偏压，两个丝502和504可分别生成在可更改的4册 堆310中，并可生长到不同长度。 图6显示了根据本发明的存储单&的可选实施例。如同在其它 实施例中一样，存储单元600被构造为将固体电解质并入晶体管的 才册才及中的半导体晶体管。存储单元600包括在衬底606中形成的源 极区602、漏极区604和沟道605。栅氧化层608被设置在衬底606 上方，并且^3"片(gateplate)层610形成在4册氧化层608上方。该 栅片层610可包括多晶硅材料、诸如Mo，W,或Cr的金属、导电 的碳材料或其它适合的导电材料。由固体电解质形成的可更改的栅 堆612祐:设置在4册片层610上方，并且栅电极614祐:设置在可更改 的栅堆612上方。侧壁616位于存储单元600的边缘。
栅片层610的存在将影响流经可更改的栅堆612的电流。如图 7A和7B所示，在存在4册片层610的情况下，丝702可生长穿过可 更 文的4册堆612的中央部。
图8显示了使用石克属化物作为固体电解质材料，制造类似于 图3中所示的存储单元300的存储单元的方法800。在步骤802中， 传统处理一皮用于提供上面施加有1-3 nm厚栅氧化层的衬底。在步骤 804中，诸如聚曱基丙烯酸甲酯(PMMA)光刻胶材料的第一光刻胶 材料被沉积在栅氧化层上。该光刻胶材料可例如通过旋转铸造(spin casting)而:f皮施加，之后光刻月交可以在约170°C焙烘约18小时，以 确保完全去除溶剂。
在步骤806中，光刻胶j皮通过4吏用已知光刻冲支术曝光光刻月交而 形成图案，以限定对准衬底的纳米大小的开口。例如，可使用诸如 JEOL 600电子束光刻系统的电子束光刻系统、用约1200 nC/cm2的 区域剂量来曝光光刻月交。在步骤808中，光刻月交#皮显影，以在光刻 胶中生成具有陡峭侧壁的高分辨率图案。这能够例如通过在包括 11:10:1 MIBK:CS:MEK的显影剂中曝光已形成图案的光刻月交约20 秒、而实5见，其中MIBK是1:3的曱基异丁酮(methyl isobutyl ketone):异丙醇；CS是3:7的2-乙氧基乙醇(ethoxyethanol):曱
醇；并且MEK是2.65:7.35的甲基乙基酮乙醇，冲妄着约30秒异丙 醇(IPA)漂洗。这将导致PMMA中的具有陡峭侧壁的高分辨率图案。
在步骤810中，沉积约20nm的基玻璃。这能够通过例如使用 电阻式(resistively )加热的Knudsen型单元或电子束蒸发在高真空 条件下(约10-6托)从Ge3oSe7o源蒸发，以确保沉积膜的成份接 近源材冲+的成4分，而实现。在约0.01 nm/sec和约0.1 nm/sec之间并 优选地约0.03nm/sec的低沉积率可提供良好的阶梯覆盖(step coverage)并填充窄通孑L。
在步骤812中，沉积约30nm的Ag。这能够通过蒸发完成，不 会从沉积玻璃破坏真空。约20nm的基玻璃和约30nm的Ag的厚度 组合旨在保证遍及其深度，玻璃与Ag完全饱和，同时当扩散结束 时，留下薄(约10nm)残余Ag表面层。
在步骤814, Ag被扩散入玻璃。这可以通过例如通过暴露于 0.35W/cm2白炽(鴒)宽光语源约70分钟以^更为Ag溶解于基玻璃 中才是供热和光。在这个步骤期间，如由与样本背部^f妻触的温度传感 器所测量的，这将提供近似约100。C的接近稳定状态的衬底温度， 其刚好低于使用的任何材料的玻璃转化温度之下。曝光在高真空条 件下执行，以避免电解质层的氧化。
在步骤816中，诸如lOOnm的Ag或任何其它4册极金属的第二 电才及材料被沉积。这可以例如通过蒸发完成，不会破坏真空。
在一个可选实施例中，可在光刻月交显影(步骤808)后和沉积 石克属化物层(步骤810)前，通过在才册氧化物上沉积传导层，可以 制造诸如图6中所示的存储单元。该种导电层可包括导电材料，诸 如多晶硅栅片(gateplate)、金属4册片(例如包4舌Mo, W,或Cr )或 传导碳层。
图9A显示了才艮据本发明的存储单元的一个可选实施例。存储 单元900包括^灰双层系统902，其包括两层无定形碳。第一层904 是绝缘层，其包括富sp3混合碳的2-3nm碳膜。第二层906是富sp2 混合碳的导电层。该存储单元卯0还包括:栅氧化层908;源极区910; 漏才及区912;沟道913;和可选的4妄触层914，其包4舌金属或其它高 导电材并牛。第二层卯6也用作斥册电才及。
如图9B所示，在操作中，通过强制电流经过碳双层系统902, sp2丝950能够形成在富sp3第 一层904中，改变了碳双层系统的电 导率(和电阻)。在第一层904内，通过spS缺陷的转移，电流导致 材料的结构乂人原子尺度sp2/sp3无序到无序的石墨sp2晶畴(domain ) 网络变化。电流诱导富sp2簇的转移以形成石墨sp2晶畴的渗透路 径网络，其导致绝缘体到金属的转换。在富sp2金属状态中的电子 运送展示弱温度依赖导电性，具有大部分空穴和小部分电子载体。 由于经过sp3碳阻挡层(barrier)尤其是与电子注射器邻近的阻挡 层的局部富sp2区域内的丝传导，出现了一维沟道。这限制低偏压 时的导电性。另外，当受到高电场时，这可能涉及sp、结合的碳分 子的兀轨道的方向，导致增加的电子发射。
以相反的极性应用电流使富spS第一层904中的sp^兹畴的迁移 反向，减小sp2丝950和^谈双层系统902的电导率(和电阻)。类似 于其它实施例，碳双层系统的电阻变化导致栅电极与晶体管沟道的 耦合的变化，从而单元的阈值电压或导通电阻的变化。可选地，另 外的导电富spS碳层(未显示)可被放置在栅氧化层908上方，以 用作类似其它实施例中的栅片层的功能。其它材料，诸如其中可形 成导电丝的氧化镍/镍层叠，也可以类似的方式用于4艮据本发明的存 4诸单元中的石灰双层系统中。
参照图10，描述了制造诸如图9中所示的根据本发明的基于 石友双层的存储单元的方法1000。在步骤1002中，传统处理;帔用于 提供衬底，其上面已应用l-3nm厚栅氧化层。在步骤1004中，沉 积2-3nm非导电富sp3无定形碳层。在步骤1006中，沉积一层导电 的富sp2无定形碳。虽然这层能够具有几乎任何适合的厚度，但是 在一个典型实施例中，该层约10-50nm厚。在步骤1008中，该石灰 层可以可选地被包括诸如Mo， Ti， Ta或其它金属的金属或适合的高 导电材料的导电层超过(topped )。在步骤1010中，传统的碳硬掩 膜(hardmask)技术被用于蚀刻该堆。器件的加工可根据传统的制 造技术继续。
可选地，具有约lnm厚度的另外的导电碳层可被沉积在栅氧化 层和富sp3无定形碳层之间。这种层可在步骤1004前沉积。
除了使用修改栅到沟道的耦合的类似CBRAM的基于非电荷 方式，具有可更改的电导率的其它形式的材料可用于栅堆。例如， 可以4吏用诸如用于PCRAM中的相变材并牛。图11显示了基于依赖 温度的相变材料(诸如Si、多晶硅、无定形碳、硫属化物或其它适 合的相变材料)的实施例。存储单元1100，其也还形成晶体管，包 括在衬底1106中的源极区1102和漏极区1104。例如可包括l-3nm SK)2的栅氧化层1108^皮沉积在衬底1106中的源极区1102、漏极区 1104和沟道区1105上方。当净皮加热时，改变其电导率的相变材泮牛 1110位于栅氧化层1108上方，并被连接到栅接触层1112，其包括 诸如W， WSi，多晶硅，Ni, NiSi或其它适合的导电材料的高导电材 料。在"引入"线1114和"引出"线1116被连接到相变材料1110以提 供用于加热相变才才冲+的电流，以改变其电导率。例如可包4舌Si02的 绝缘体1118将"《1入"线1114和"引出"线1116与4册接触层1112分开。
在#/[乍中，"引入"线1114和"引出"线1116寻皮用于施力口电流经 过相变材泮牛1110以加热相变材谗牛1110。才艮据它4皮加热到的温度，
相变材料1110能够变得高导电(通常导电晶体形式)或高电阻(通
常非导电无定形形式)。典型地，在超过材料的结晶温度的温度但 低于融化温度时，材料转换到导电状态，同时通过将材料加热到其 融化温度之上实现电阻性状态。取决于温度，也可以取得电导率的 中间值。对于本发明的其它实施例，材料的电导率的变化导致存储
单元1100的阈值电压或给定栅电压时导通电阻的变化。
总之，在本发明的一个实施例中，半导体晶体管包括源极、漏 才及和沟道。该晶体管还包4舌位于沟道上方的4册氧化层、4册电4及和位 于才册氧化层和4册电才及之间的可更改的4册堆层。可更改的4册堆层包招r 电阻开关元件，具有改变栅电极到晶体管沟道的耦合的电导率，并 且从而改变阈值电压、电导率或给定4册电压时半导体晶体管的导通 电阻。在一些实施例中，基于给定栅电压时其导通电阻，半导体晶
体管存储信息。在一些实施例中，栅氧化层具有3nm或更小的厚度。
在一些实施例中，电阻开关元件包括绝缘材料，并在绝缘材料 中可逆地形成导电丝改变了电阻开关元件的电导率。在一些这些实 施例中，绝缘材料包括固体电解质，并且在一些这种实施例中，该 固体电介质包括石危属化物玻璃。在一些实施例中，绝多彖材料包括氧 化铜(Cu-oxide),氧化镍(Ni-oxide),氧化4告(Zr画oxide ),氧化 钛(Ti-oxide)，氧化铝(Al-oxide)或锆酸锶(SrZr03)膜中的至 少一个。在一些实施例中，绝缘材料包括金属真空系统。在其他实 施例中，绝缘材料包括富spS碳层，并且导电丝包括在富spS碳层中 形成的spZ碳丝。在一些实施例中，施加穿过电介质的电流诱发形 成导电丝。
在一些实施例中，电阻开关元件包括基于其相位改变其电导率 的相变材冲牛。在一些这些实施例中，相变材并+响应相变材并牛的温度 改变其相。
在一些实施例中，本发明提供了包括具有沟道、栅氧化层、栅 电极和可更改的4册堆层的晶体管的存^f渚单元。在存储单元中存储的 信息取决于可更改的栅堆层的可改变的电导率。在这些实施例的一
些中，4册氧化层具有3nm或更小的厚度。在一些实施例中，可更改 的栅堆层包括基于其相位改变其电导率的相变材料。
在一些实施例，可更改的斥册堆层包括〗氐电导率材并+，并在^氐电 导率材料中形成高导电丝改变可更改的栅堆层的电导率。在一些这 些实施例中，低电导率材料包括固体电解质。在一些实施例中，低 电导率材料包括富spS碳层，并且高导电丝包括在富sp"碳层中形成 的富spZ石友丝。
在一些实施例中，施加经过可更改的4册堆层的第一电流i秀发开
成高导电丝。在这些实施例的一些中，施加经过可更改的4册堆层的 第二电流，沿相对于第一电流的相反方向流动的第二电流反转高导 电丝的形成。
在另一实施例中，本发明提供一种存储信息的方法，包括提 供了具有沟道、4册氧化层、4册电4及和可更改的4册堆层的晶体管；并 通过导致在可更改的栅堆层中基于非电荷存储的物理变化,改变晶 体管的导通电阻，以存储信息。在一些实施例中，导致可更改的栅
料的相变。在一些实施例中，导致可更改的栅堆层中的基于非电荷 存储的物理变化包括改变可更改的4册堆层的电导率；并且从而改变 栅电极和晶体管沟道的耦合。
在一些实施例，可更改的4册堆层包括^f氐电导率材料，并且改变
电丝。在这些实施例的一些中，可逆i也形成高电导丝包括施加经过 可更改的4册堆层的第一电it。在一些这种实施例中，通过施加第二
电流经过可更改的^t册堆层，来实现反转高传导丝的形成，其中第二 电流具有相对于第 一 电流方向相反的流动。
在另一实施例中，本发明提供了一种制造存储单元的方法，包
括提供掺杂有源极区、漏极区和沟道区的衬底；在沟道区上方， 施加具有3nm或更小的厚度的4册氧化层；在4册氧化层上沉积可更改 的栅堆层，该层包括具有基于非电荷存储的可改变电导率的材料； 以及在可更改的栅堆层上，沉积栅接触层。在一些实施例中，沉积 可更改的4册堆层包括沉积一层石克属化物3皮璃、沉积一层金属和将相
当一部分金属扩散进入石克属4匕物JE皮璃中。在一些实施例中，沉积可
更改的4册堆层包4舌沉积二元过渡金属氧化物。在这些实施例的一些 中，二元过渡金属氧化物可包括氧化4太、氧化4臬、富氧化铝 (Aluminium rich oxide)或氧4匕锆中的至少一个。
在一些实施例中，本方法还包括在沉积可更改的^f册堆层前，沉 积导电4册片层。在一些实施例中，沉积可更改的4册堆层包括5冗积富 sp2混合无定形石灰层，和沉积富sp3混合无定形,友层。
在另一实施例中，本发明提供一种存储单元，包括开关器件， 用于当高于阈值电压的电压被施加到栅电极处时，导致电流在源极 和漏才及之间流动;以及i殳置在开关器件中的可改变的电导率装置，用 于改变开关器件的导通电阻以存储信息。在这些实施例的 一些中， 可改变的电导率装置包括固体电解质。在这些实施例的一些中，可 改变的电导率装置包括相变材料。
在又一实施例中，本发明提供了半导体晶体管，包括源极、 漏才及和沟道、位于沟道上方的具有3nm或更少的厚度的4册氧化层、 栅电极和设置在栅氧化层和栅电极之间的可更改的栅堆层。可更改 的栅堆层通过改变半导体晶体管的导通电阻而存储信息。
虽然参照特定实施例已展示并描述了本发明，本领域的^支术人
员应该理解在不背离所附权利要求限定的本发明的精神和范围的 情况下，本发明可进行多种形式和细节的变动。例如，根据本发明， 存在可用于固体电解质或相变材料的多种材料，并存在具有能够并
料。还将理解这种可更改的电导率元件能够被引入诸如FinFET、 纳米晶体管或其它晶体管设计的其它晶体管设计中，以提供根据本 发明的存储单元。此外，应该理解根据本发明可以使用诸如使用 多栅(poly-gate)代替物的其它实施例。许多其它变形是可能的。 因此，本发明的范围由所附权利要求指示，并且进入权利要求等价 物的涵义和范围的所有改变期望净皮包4舌在内。
权利要求
1.一种半导体晶体管，包括源极、漏极和沟道；设置在所述沟道上方的栅氧化层；栅电极；以及可更改的栅堆层，设置在所述栅氧化层和所述栅电极之间，所述可更改的栅堆层包括电阻开关元件，所述电阻开关元件的电导率是可改变的以改变所述半导体晶体管的导通电阻。
2. 根据权利要求1所述的半导体晶体管，其中，所述半导体晶体 管基于在给定栅电压时对所述半导体晶体管的导通电阻的改 变而存储信息。
3. 根据权利要求1所述的半导体晶体管，其中，所述栅氧化层具 有3 nm或更小的厚度。
4. 根据权利要求1所述的半导体晶体管，其中，所述电阻开关元 件包括绝缘材料，以及其中，所述电阻开关元件的所述导电率 通过在所述绝缘材料中可逆地形成导电丝而被改变。
5. 根据权利要求4所述的半导体晶体管，其中，所述绝缘材料包 括固体电解质。
6. 根据权利要求5所述的半导体晶体管，其中，所述固体电解质 包括辟b属化物3皮璃。
7. 根据权利要求4所述的半导体晶体管，其中，所述绝缘材料包 4舌氧化铜、氧化镍、氧化4告、氧化钬、氧化铝或SrZr03膜中 的至少一种。
8. 根据权利要求4所述的半导体晶体管，其中，所述绝缘材料包 括金属真空系统。
9. 根据权利要求4所述的半导体晶体管，其中，所述绝缘材料包 括富spS碳层，以及其中，所述导电丝包括形成在所述富sp3 碳层中的富spZ碳丝。
10. 根据权利要求4所述的半导体晶体管，其中，施加电流通过所 述绝缘材料诱发所述导电丝的形成。
11. 根据权利要求1所述的半导体晶体管，其中，所述电阻开关元 件包括基于其相位改变其电导率的相变材料。
12. 根据权利要求11所述的半导体晶体管，其中，所述相变材料 响应所述相变材冲+的温度改变其相位。
13. —种存^f诸单元，包4舌晶体管，其包括沟道、栅氧化层、栅电极和可更改的栅 堆层；其中，在所述存储单元中存储的信息取决于所述可更改 的才册堆层的可改变的电导率。
14. 根据权利要求13所述的存储单元，其中，所述栅氧化层具有 3 nm或更小的厚度。
15. 根据权利要求13所述的存储单元，其中，所述可更改的栅堆 层包括低电导率材料，以及其中，在所述低电导率材料中形成 高导电丝改变了所述可更改的^^堆层的电导率。
16. 根据权利要求15所述的存储单元，其中，所述低电导率材料 包4舌固体电解质。
17. 根据权利要求15所述的存储单元，其中，所述低电导率材料 包括富sph友层，以及其中，所述高导电丝包括形成在所述富 sp^友层中的富sp^友丝。
18. 根据权利要求15所述的存储单元，其中，施加第一电流经过 所述可更改的栅堆层诱发所述高导电丝的形成。
19. 根据权利要求18所述的存储单元，其中，施加第二电流经过 所述可更改的栅堆层，反转所述高导电丝的形成，其中，所述 第二电流沿相7十于所述第 一 电流的相反方向流动。
20. 才艮据4又利要求13所述的存储单元，其中，所述可更改的4册堆 层包括基于其相位改变其电导率的相变材料。
21. —种存储信息的方法，包括提供包括沟道、栅氧化层、栅电极和可更改的栅堆层的 晶体管；以及通过导致所述可更改的栅堆层中基于非电荷存储的物理 变化，改变所述晶体管的导通电阻，以存〗诸信息。
22. 才艮据权利要求21所述的方法，其中，导致所述可更改的栅堆 的栅堆层的电导率，
23. 4艮据4又利要求22所述的方法，其中，所述可更改的栅堆层包 括低电导率材料，以及其中，改变所述可更改的栅堆层的电导 率包括在所述低电导率材料中可逆地形成高导电丝。
24. 根据权利要求23所述的方法，其中，可逆地形成所述高电导 丝包括施加经过所述可更改的4册堆层的第 一 电流。
25. 根据权利要求24所述的方法，还包括通过施加第二电流经 过所述可更改的栅堆层，反转所述高导电丝的形成，所述第二 电流具有相对于所述第 一 电流方向相反的流向。
26. 根据权利要求21所述的存储单元，其中，导致所述可更改的 栅堆层中基于非电荷存储的物理变化包括导致所述可更改的 栅堆中材料的相变。
27. —种制造存^f渚单元的方法，包括提供掺杂有源极区、漏极区和沟道区的衬底；在所述沟道区上方，施加4册氧化层，所述栅氧化层具有 约3nm或更小的厚度；在所述4册氧4匕层上，沉积可更改的4册堆层，所述可更改以及在所述可更改的棚-堆层上，沉积栅4妄触层。
28. 根据权利要求27所述的方法，其中，沉积所述可更改的栅堆 层包括沉积一层硫属化物玻璃；沉积一层金属；以及 将一部分金属扩散入所述硫属化物玻璃。
29. 才艮据4又利要求27所述的方法，其中，沉积所述可更改的冲册堆 层包4舌沉积二元过渡金属氧化物。
30. 才艮据4又利要求29所述的方法，其中，沉积二元过渡金属氧化 物包括沉积包括氧化钬、氧化镍、富氧化铝或氧化锆中的至 少 一种的二元过渡金属氧化物。
31. 根据权利要求27所述的方法，还包括在沉积所述可更改的 栅堆层之前，沉积导电栅片层。
32. 根据权利要求27所述的方法，其中，沉积所述可更改的栅堆 层包括:沉积富含sp2混合无定形石友的层；以及 ;冗积富含sp3混合无定形一谈的层。
33. —种存4诸单元，包括开关装置，用于当高于阈值电压的电压被施加到栅电极 时，导致电流在源4及和漏才及之间流动；以及可改变电导率装置，设置在所述开关装置中，用于改变 所述开关装置的导通电阻以存储信息。
34. 根据权利要求33所述的存储单元，其中，所述可改变电导率 装置包括固体电解质。
35. 根据权利要求33所述的存储单元，其中，所述可改变电导率 装置包括相变材料。
36. —种半导体晶体管，包括 源才及、漏才及和沟道；栅氧化层，设置在所述沟道上方，所述栅氧化层具有约3 nm或更小的厚度；才册电4及；以及可更改的栅堆层，设置在所述栅氧化层和所述栅电极之 间，所述可更改的栅堆层通过改变所述半导体晶体管的导通电 阻而存储信息。
全文摘要
提供了一种用于存储信息的装置和方法，包括使用具有沟道、栅氧化层、栅电极和可更改的栅堆层的晶体管。通过导致可更改的栅堆层中基于非电荷存储的物理变化来改变晶体管的导通电阻，以存储信息。
文档编号H01L29/78GK101170132SQ200710165129
公开日2008年4月30日 申请日期2007年10月29日 优先权日2006年10月27日
发明者弗朗茨·科鲁普尔 申请人:奇梦达股份公司