具有精细接触孔的半导体器件的制造方法

专利名称：具有精细接触孔的半导体器件的制造方法
技术领域：
本发明的实施例总体上涉及半导体器件的制造方法，且更具体地 说，涉及如下半导体器件的制造方法，在所述半导体器件中，利用釆 用模塑图案所形成的掩模图案，形成精细接触孔。
背景技术：
半导体器件包括分立器件，诸如晶体管、电阻器以及电容器。分 立器件经由在通过绝缘层的接触孔中形成的接触插塞或者互连来彼此
电连接。例如，NAND型闪存器件可以包括在半导体衬底内部的横跨 于彼此间隔开的有源区之上的字线，以及邻近于所述字线并且横跨于 有源区之上的选择线。NAND型闪存器件还可以包括位线，所述位线 通过层间电介质层与所述字线和选择线相隔离并横跨于其上。位线可 以经由接触孔分别电连接到有源区，所述有源区邻近于所述选择线。 通常，可以通过构图工艺来形成接触孔。构图工艺包括通过光刻工
艺在层间电介质层上形成具有孔形开口的掩模图案；以及蚀刻通过所 述开口暴露的层间电介质层。
因为接触孔的尺寸随着半导体器件的集成度的增加而变得更小， 所以应当縮小开口的尺寸。然而，因为需要縮小开口的尺寸，所以难 以控制光刻工艺。例如，因为半导体衬底上的拓扑结构很复杂，所以 在光刻工艺期间，由于诸如选择线和字线的图案可以生成漫反射。因 此，在确保每个开口具有相同的尺寸方面，存在限制。
结果，在填充每个接触孔的接触插塞中，不能保证相同的电阻。 因此，恶化了半导体器件的可靠性。

发明内容
因此，在此示例性描述的实施例用于提供一种半导体器件的制造 方法，该半导体器件通过利用模塑图案来形成掩模图案而具有精细的 并且尺寸基本上相同的接触孔。
在此示例性描述的一个实施例的特征可以为一种半导体器件的制 造方法。该方法例如可以包括在半导体衬底上形成限定有源区的隔离 层。在具有隔离层的半导体衬底上可以形成层间电介质层。在层间电 介质层上可以形成第一模塑图案。还可以形成第二模塑图案，其定位 于第一模塑图案之间并与其间隔开。可以形成包围第一模塑图案和第 二模塑图案的侧壁的掩模图案模塑。通过去除第一模塑图案和第二模 塑图案，可以形成开口。通过利用掩模图案作为蚀刻掩模来蚀刻层间 电介质层，形成接触孔。


通过参考附图来详细地描述本发明的优选实施例，上述示例性描 述的实施例的上述和其它特征，对于本领域的普通技术人员来讲，将 变得更加显而易见，在附图中
图1是根据一个示例性实施例的半导体器件的平面图2A、 3A、 4A、 5A、 6A、 7A、 8A、 9A、 IOA、 IIA、 12A、 13A
和14A是沿图i中的线i-r获得的截面图，示出了制造根据第一实施
例的半导体器件的示例性方法；
图2B、 3B、 4B、 5B、 6 B、 7 B、 8 B、 9 B、 IOB、 11 B、 12B、 13B和14B是沿图1中的线II-II'获得的截面图，示出了制造根据第 一实施例的半导体器件的示例性方法；
图15A、 16A、 17A、 18A、 19A和20A是沿图1中的线获得 的截面图，示出了制造根据第二实施例的半导体器件的示例性方法； 以及
图15B、 16 B、 17 B、 18 B、 19 B和20 B是沿图1中的线11-11，
获得的截面图，示出了制造根据第二实施例的半导体器件的示例性方法。
具体实施例方式
在下文中，现将参考附图，更加全面地描述本发明的示例性实施 例。然而，这些实施例可以以多种不同的形式实现，而且不应认为仅 限于在此所描述的实施例。更确切地，提供这些实施例以使得本公开 彻底和完整，并且将全面地向本领域的技术人员传达本发明的范围。 在附图中，为清晰起见，放大各图和各区域的厚度。在整个说明书中， 类似的标记表示类似的元件。应当理解，当诸如层、膜、区域或者衬 底的元件被称为在另一元件"上"时，其可以是直接在其它元件之上， 也可以存在插入的元件。相反地，当元件被称为"直接在另一元件"上" 时，则不存在插入的元件。
图1是根据一个示例性实施例的半导体器件的平面图。图2A、3A、 4A、 5A、 6A、 7A、 8A、 9A、 IOA、 IIA、 12A、 13A和14A是沿图1 中的线I-I，获得的截面图，示出了根据第一实施例的半导体器件的制 造方法。图2B、 3B、 4B、 5B、 6 B、 7 B、 8 B、 9 B、 10 B、 11 B、 12 B、 13B和14B是沿图1中的线II-II'获得的截面图，示出了根据 第一实施例的半导体器件的制造方法。
参考图1、图2A和图2B,制备了半导体衬底100。该半导体衬底 可以是硅衬底。半导体衬底100可以包括诸如SiC、 SiGe或者GaAs的 材料。在半导体衬底100上可以形成焊盘层(pad layer) 103。该焊盘 层103可以包括热氧化层和氮化硅层中的至少一个。在焊盘层103上 可以形成下部硬掩模层106。下部硬掩模层106可以包括氧化硅。在一 个实施例中，下部硬掩模层106可以包括氧化硅层。在一个实施例中， 不形成下部硬掩模层106 (即，省略该下部硬掩模层106的形成)。
参考图1、图3A和图3B，在下部硬掩模层106上可以形成彼此 间隔开的第一上部硬掩模图案109。每个第一上部硬掩模图案109可以包括与下部硬掩模层106不同的材料。例如，当下部硬掩模层106包
括氧化硅时，第一上部硬掩模图案109可以包括多晶硅或者氮化硅。 可以形成每个第一上部硬掩模图案109，以具有线形。在一个实施例中， 通过局部蚀刻围绕第一上部硬掩模图案109的下部硬掩模层106，可以 形成凹进区(recessed region) 107。
可以形成覆盖第一上部硬掩模图案109的保形牺牲层(conformal sacrificial layer) 112，以及下部硬掩模层106的凹进区。结果，位于第 一上部硬掩模图案109之间的部分牺牲层112可以限定凹槽112a。通 过调整该牺牲层112的厚度，可以形成与第一上部硬掩模图案109具 有基本上相同的宽度的凹槽112a。该凹槽112a的底部表面可以被定位 成与第一上部硬掩模图案109的底部表面基本上共面。
牺牲层112可以包括相对于第一上部硬掩模图案109的具有蚀刻 选择性的材料。例如，当第一上部硬掩模图案109包括多晶硅时，牺 牲层112可以包括氧化硅。
同时，牺牲层112与下部硬掩模层106可以包括基本上相同的材 料。例如，牺牲层112和下部硬掩模层106基本上均可以包括氧化硅。
当未形成下部硬掩模层106时，可以形成牺牲层112，以覆盖第 一上部硬掩模图案109的侧壁。
参考图l、图4A和图4B，在由牺牲层112限定的凹槽112a中， 可以形成第二上部硬掩模图案115，其具有基本上相同的厚度和线形。 每个第二上部硬掩模图案115可以位于第一硬掩模图案109之间，并 被牺牲层112所包围。因此，第二上部硬掩模图案115的侧壁和底部 表面可以被牺牲层112包围。第二上部硬掩模图案115可以包括与第 一上部硬掩模图案109相同的材料。
在一个实施例中，第二上部硬掩模图案115可以被定位于与第一 上部硬掩模图案109基本上相同的水平。例如，可以这样形成该第二
上部硬掩模图案115:通过在具有牺牲层112的半导体衬底100上形成
上部硬掩模材料层，并且平坦化该上部硬掩模材料层，直至该上部硬
掩模材料层的顶部表面与第一上部硬掩模图案109的顶部表面基本上 共面。可以利用回蚀和/或化学机械抛光(CMP)技术来平坦化该上部 硬掩模材料层。当利用回蚀工艺平坦化该上部硬掩模材料层时，可以 蚀刻该上部硬掩模材料层，使得第二上部硬掩模图案115的顶部表面 与第一上部硬掩模图案109的顶部表面基本上共面。当利用CMP技术 平坦化该上部硬掩模材料层时，可以对该上部硬掩模材料层进行平坦 化，直至露出第一上部硬掩模图案109的顶部表面。
参考图1、图5A和图5B，可以蚀刻通过第二上部硬掩模层115 露出的部分牺牲层112。也可以在蚀刻露出的牺牲层112之后，蚀刻下 部硬掩模层106和焊盘层103。结果，可以在第一上部硬掩模图案109 之下形成顺序地层叠的第一焊盘图案103a和第一下部硬掩模图案 106a。从而，在第二上部硬掩模图案115之下形成顺序地层叠的第二焊 盘图案103b、第二下部硬掩模图案106b和牺牲图案112b。
参考图1、图6A和图6B，通过利用第一焊盘图案和第二焊盘图 案103a和103b、第一下部硬掩模图案和第二下部硬掩模图案106a和 106b、以及第一上部硬掩模图案和第二上部硬掩模图案109和115作 为蚀刻掩模来蚀刻半导体衬底100，可以形成沟槽(trench) 117。因此， 通过半导体衬底100中的沟槽117可以限定有源区118a。由于第一和 第二上部硬掩模图案109和115被形成为具有线形，所以可以将每个 有源区118a限定为具有线形并沿着横跨半导体衬底100的纵向方向延 伸。
参考图l，图7A和图7B，可以形成隔离层121，以充分地填充所 述沟槽117。隔离层121可以包括绝缘层，例如高密度等离子体氧化物。
通过形成填充图6A所示的沟槽117的绝缘层，然后去除顺序地层 叠的第一焊盘图案和第二焊盘图案103a和103b、第一下部硬掩模图案 和第二下部硬掩模图案106a和106b、以及第一上部硬掩模图案和第二 上部硬掩模图案109和115，可以形成隔离层121。
参考图1、图8A和图8B，可以在每个有源区118a上形成晶体管。 晶体管可以包括栅极结构134和杂质区136，其中所述栅极结构134形 成在每个有源区118a上，所述杂质区136形成在栅极结构134的两侧 的每个有源区118a中。例如，杂质区136可以包括源区/漏区。至少一 个晶体管可以是单元晶体管CT (cell transistor)，并且至少一个晶体 管可以是选择晶体管ST (selection transistor)。单元晶体管CT的栅电 极用作字线WL (word line)并且延伸以横跨于有源区118a的上方。 选择晶体管ST的栅电极可以用作串选择线SSL (string selection line) 或者地选择线GSL(ground selection line)，并延伸以横跨于有源区118a 的上方。
在一个实施例中，单元晶体管CT可以是闪存器件的单元晶体管。 在一个实施例中，单元晶体管CT的栅极结构134可以包括顺序地层叠 的第一电介质层124、数据存储层127、第二电介质层130以及栅电极 133。第一电介质层124可以是隧道电介质层。第二电介质层130可以 是阻挡电介质层。这里，隧道电介质层可以具有包括诸如氧化硅、氮 氧化硅(SiON)、掺氮硅氧化物、高k电介质材料等的材料或其组合 的至少一层。例如，髙k电介质材料可以包括铝氧化物、锆氧化物、 铪氧化物、镧氧化物等或其组合。数据存储层127可以具有包括诸如 氮氧化硅(SiON)、氮化硅、高k电介质材料等材料或其组合的至少 一层。第二电介质层130可以具有包括诸如氧化硅(例如，中温氧化 物(MTO))、高k电介质材料等材料或其组合的至少一层。
在一个实施例中，数据存储层127可以包括纳米晶体结构。例如，
该纳米晶体结构可以包括诸如W、 Ti、 Ta、 Cu、 Mo、 Ni等材料或其组 合、或其氮化物。在另一个实施例中，纳米晶体结构可以包括诸如Zr、 Hf、 Y、 Al等的氧化物的材料或其组合。在另一示例中，该纳米晶体 结构可以包括诸如硅、锗(Ge)、氮化硅、硼、氮化硼等材料或其组
在另一个实施例中，单元晶体管CT的栅极结构134可以包括顺 序地层叠的栅极电介质层、浮栅、栅极间电介质层以及控制栅极。
然后，在具有晶体管ST和CT的半导体衬底100上可以形成层间 电介质层139。例如，该层间电介质层139可以包括氧化硅。在层间电 介质层139上可以形成蚀刻停止层142。例如，蚀刻停止层142可以包 括氮化硅。在每个蚀刻停止层142上可以形成缓冲层145。该缓冲层 145可以包括具有关于蚀刻停止层142的蚀刻选择性的材料。例如，当 蚀刻停止层142包括氮化硅时，缓冲层145可以包括例如氧化硅的材 料。
参考图l、图9A和图9B，在缓冲层145上可以形成第一模塑层。 第一模塑层可以包括具有关于缓冲层145的蚀刻选择性的材料。例如， 第一模塑层可以包括例如多晶硅的材料。随后，可以对该第一模塑层 进行构图以形成具有线形的第一模塑线148。可以利用光刻和蚀刻工艺 来对该第一模塑层进行构图。
在一个实施例中，可以形成每个第一模塑线148，以与有源区118a 中的奇数编号或者偶数编号的有源区重叠。因此，第一模塑线148之 间的间距Pl可以大于通过用于对第一模塑层进行构图的光刻工艺所能 获得的最小分辨率。如上所述，第一模塑线148形成为具有线形。因 此，第一模塑线148可以具有基本上相同的宽度。
通过局部地蚀刻第一模塑线148之间的部分的缓冲层，可以形成凹进区147。在具有第一模塑线148的半导体衬底100上可以形成保形 分隔层151。该分隔层151可以覆盖第一模塑线148的顶部表面和侧 壁，以及限定了凹进区147的部分缓冲层145。结果，分隔层151可以 限定线形凹槽151a，所述线形凹槽151a定位于第一模塑线148之间的 缓冲层145之上。通过调整分隔层151的厚度，该凹槽151a可以形成 为具有与第一模塑线148基本上相同的宽度。凹槽151a的底部表面可 以与第一模塑线148的底部表面是基本上共面的。在一个实施例中， 分隔层151可以包括与缓冲层145基本上相同的材料。
参考图1、图IOA和图IOB，在具有分隔层151的半导体衬底100 上可以形成第二模塑层，以便填充凹槽151a。该第二模塑层可以包括 与第一模塑层基本上相同的材料。然后，可以对第二模塑层进行构图 (例如，平坦化)，以形成填充该凹槽151a的第二模塑线154。因此， 第二模塑线154可以具有基本上相同的宽度和线形，并被定位于第一 模塑线148之间的缓冲层145之上。可以将第二模塑线154与第一模 塑线148设置在基本上相同的水平。例如，第二模塑线154的底部表 面可以与第一模塑线148的底部表面是基本上共面的。并且，第二模 塑线154的宽度可以与第一模塑线148的宽度基本上相同。在一个实 施例中，每个第一模塑线148与奇数编号的有源区118a重叠。因此， 每个第二模塑线154与偶数编号的有源区118a重叠。因此，第一模塑 线和第二模塑线148和154的间距P2可以小于第一模塑线148之间的 间距P1。
可以采用回蚀或者CMP技术来平坦化第二模塑层。当利用回蚀工 艺平坦化第二模塑层时，可以蚀刻该第二模塑层，以使得第二模塑线 154的顶部表面与第一模塑线148的顶部表面基本上共面。当利用CMP 技术平坦化该第二模塑层时，可以平坦化第二模塑层直至露出第一模 塑线148的顶部表面。
在具有第二模塑线154的半导体衬底100上，可以形成横跨于第
一模塑线和第二模塑线148和154之上的线形光致抗蚀剂图案157。该 光致抗蚀剂图案157可以形成为具有基本上相同的、预定的宽度。当 利用前述的回蚀工艺平坦化该第二模塑层时，也可以蚀刻位于第一模 塑线148之上的部分分隔层151，然后形成光致抗蚀剂图案157。在一 个实施例中，光致抗蚀剂图案157可以被形成为横跨于部分有源区118a 之上，使得选择晶体管ST的串选择线SSL水平地处于光致抗蚀剂图案 157和单元晶体管CT的字线WL之间。光致抗蚀剂图案157可以基本 上平行于串选择线SSL。
参考图1、图IIA和图IIB，利用光致抗蚀剂157作为蚀刻掩模， 通过蚀刻由光致抗蚀剂图案157所暴露的分隔层151、第一模塑线和第 二模塑线148和154的部分，可以形成第一模塑图案和第二模塑图案 148a和154a。例如，可以利用具有相关于第一模塑线和第二模塑线148 和154的蚀刻选择性的蚀刻气体，干法蚀刻所述分隔层151。然后，可 以干法蚀刻第一模塑线和第二模塑线148和154。
根据一个实施例，因为利用具有预定宽度的光致抗蚀剂图案157 来对线形第一模塑线和第二模塑线148和154进行构图，所以第一模 塑线和第二模塑图案148a和154a中的每一个可以形成为具有基本上相 同的宽度。并且，因为第二模塑线154的宽度与第一模塑线148的宽 度基本上相同，所以第一模塑图案148a的宽度可以与第二模塑图案 154a的宽度基本上相同。
随后，可以去除(例如，利用灰化剥离工艺)光致抗蚀剂图案157。 利用第一模塑图案和第二模塑图案148a和154a作为蚀刻掩模，通过蚀 刻第一模塑图案和第二模塑图案148a和154a之间的部分分隔层151， 可以在第二模塑图案154a之下形成间隔图案152，从而露出部分的缓 冲层145。通过利用第一模塑图案和第二模塑图案148a和154a作为蚀 刻掩模，来蚀刻露出的部分缓冲层145，可以形成位于第一模塑图案 148a之下的第一缓冲图案145a、和位于间隔图案152之下的第二缓冲
图案145b。因此，在蚀刻停止层142上，可以形成顺序地层叠的第一 缓冲图案145a和第一模塑图案148a。类似地，在蚀刻停止层142上， 可以形成顺序地层叠的第二缓冲图案145b、间隔图案152以及第二模 塑图案154a。因此，顺序地层叠的第一缓冲图案145a和第一模塑图案 148a可以被称为第一开口模塑图案155a，而顺序地层叠的第二缓冲层 145b、间隔图案152以及第二模塑图案154a可以被称为第二开口模塑 图案155b。
在分隔层151和缓冲层145包括基本上相同的材料的实施例中， 可以在相同的蚀刻工艺期间蚀刻分隔层151和缓冲层145。
当从俯视角度观察时，每个第一开口模塑图案和第二开口模塑图 案155a和155b可以形成为具有主轴和副轴。第一开口模塑图案和第二 开口模塑图案155a和155b的主轴可以沿着与有源区118a的纵向方向 基本上相同的方向延伸。
参考图1、图12A和图12B，在具有第一开口模塑图案和第二开 口模塑图案155a和155b的半导体衬底100上，可以形成掩模层。该掩 模层可以包括具有相关于第一模塑图案和第二模塑图案148a和154a、 间隔图案152以及第一缓冲图案和第二缓冲图案145a和145b的蚀刻选 择性的材料。例如，掩模层可以包括诸如光致抗蚀剂、抗反射涂层 (ARC)、无定形碳材料等的有机材料或其组合。
然后，对掩模层进行构图(例如，平坦化)，以形成掩模图案160。 在一个实施例中，可以利用回蚀工艺平坦化该掩模层，直至露出第一 开口模塑图案和第二开口模塑图案155a和155b的顶部表面。
然后，去除第一开口模塑图案和第二开口模塑图案155a和155b， 以在掩模图案160内形成第一开口和第二开口 161a和161b。在一个实 施例中，通过蚀刻第一模塑图案和第二模塑图案148a和154a、然后蚀
刻间隔图案152以及第一缓冲图案和第二缓冲图案145a和145b,可以 去除第一开口模塑图案和第二开口模塑图案155a和155b。因此，第一 开口和第二开口 161a和161b在沿着与带选择线SSL基本上平行的方 向上具有间距P2。
参考图1、图13A和图13B，通过利用掩模图案160作为蚀刻掩 模，来蚀刻所述的蚀刻停止层142以及层间电介质层139，可以形成第 一接触孔和第二接触孔163a和163b，其露出与带选择线SSL相邻的有 源区11Sa。在对所述的蚀刻停止层142和层间电介质层139蚀刻中， 可以利用干法蚀刻工艺。因此，第一接触孔和第二接触孔163a和163b 可以形成为具有基本上相同的尺寸。虽然第一接触孔和第二接触孔 163a和163b的深宽比较大，但是第一接触孔和第二接触孔163a和163b 也可以形成为具有基本上相同的尺寸。
如上所述，掩模图案160包括有机材料。因此，当干法蚀刻层间 电介质层139以形成第一接触孔和第二接触孔163a和163b时，可以利 用从掩模图案160的有机材料所衍生出的薄聚合物层来涂覆第一接触 孔和第二接触孔163a和163b的侧壁。因为该第一接触孔和第二接触孔 163a和163b的侧壁涂覆有薄聚合物层，所以可以避免第一接触孔和第 二接触孔163a和163b的宽度增加到致使第一接触孔和第二接触孔 163a和163b彼此连通的程度。因此，第一接触孔和第二接触孔163a 和163b可以被形成为具有基本上垂直的侧壁或者正向倾斜的侧壁。当 第一接触孔和第二接触孔163a和163b具有正向倾斜的侧壁时，第一接 触孔和第二接触孔163a和163b中的每个的宽度在沿着从其上部区域至 其下部区域的方向上变得越来越小。
参考图1、图14A和图14B，可以去除掩模图案160。然后，可以 去除蚀刻停止层142。在具有第一接触孔和第二接触孔163a和163b的 半导体衬底100上，可以形成接触导电层。在一个实施例中，例如， 接触导电层可以包括诸如掺杂多晶硅、金属等材料或其组合。可以通过CMP或者回蚀工艺来平坦化接触导电层，直至露出层间电介质层
139的顶部表面，以形成填充所述第一接触孔和第二接触孔163a和163b 的接触插塞CN。接触插塞CN可以包括分别填充第一接触孔和第二接 触孔163a和163b的第一接触插塞和第二接触插塞166a和166b。
如上所述，参考图11A和图11B，第一开口模塑图案和第二开口 模塑图案155a和155b中的每个可以形成为具有主轴和副轴。因此，从 俯视角度观察，接触插塞CN中的每个可以形成为具有主轴和副轴，其 中，接触插塞CN的主轴沿着与有源区118a的纵向方向基本上相同的 方向延伸。结果，可以使得接触插塞CN与杂质区域136彼此接触的区 域很大，以降低接触插塞和杂质区136之间的接触电阻。
此后，在层间电介质层139上可以形成与第一接触插塞166a重叠 的第一导电线169a。进一步地，可以形成第二导电线169b，其位于第 一导电线169a之间并与第二接触插塞166b重叠。每个第一导电线169a 可以形成为与有源区118a中的奇数编号或者偶数编号的有源区重叠。 每个第二导电线169b可以形成为与水平地设置在所述第一导电线169a 之间的有源区118a重叠。第一导电线和第二导电线169a和169b可以 被称为位线BL。
第一导电线和第二导电线169a和169b可以通过以下步骤形成 在层间电介质层139上，形成与第一接触插塞166a重叠的第一导电线 169a;形成覆盖第一导电线169a的侧壁的位线间隔物(未示出)；形 成第二导电线169b，其位于第一导电线169a之间并且其两个侧壁都接 触所述位线间隔物；以及去除所述位线间隔物。然而，在一个实施例 中，也可以不去除位线间隔物(例如，省略对位线间隔物的去除)。 因此，位线间隔物可以保留在第一导电线和第二导电线169a和16% 之间。
根据参考图1至14B示例性描述的实施例，与通过光刻工艺在掩
模图案160中直接形成的开口的情况相比，第一开口和第二开口 161a 和161b可以形成为具有基本上相同的尺寸。因此，当从截面和俯视的 角度观察时，随后形成的第一接触孔和第二接触孔163a和163b中的每 个被形成为具有基本上相同的尺度。因此，分别填充第一接触孔和第 二接触孔163a和163b的第一接触插塞和第二接触插塞166a和166b 可以具有基本上相同的电阻。
在下文中，将参考图1和图15A至图20B示例性地描述根据本发 明的第二实施例的半导体器件的制造方法。
图15A、 16A、 17A、 18A、 19A和20A是沿着图1中的线I-I'所 截取的截面图，示例性地示出了根据本发明的第二实施例的半导体器 件的制造方法。图15B、 16 B、 17 B、 18 B、 19B和20B是沿着图1 中的线ii-ir所截取的截面图，示例性地示出了根据本发明的第二实施 例的半导体器件的制造方法。
参考图1、图15A和图15B，例如，根据如上所述的关于图2A至 图7A以及图2B至图7B的相同的方法，可以形成半导体衬底100,其 具有由隔离层121限定的有源区118a。
在每个有源区118a上可以形成晶体管。该晶体管可以包括形成 在每个有源区118a上的栅极结构234，形成在栅极结构234的两侧处 的每个有源区中的杂质区236。至少一个晶体管可以是单元晶体管CT， 并且至少一个晶体管可以是选择晶体管ST。单元晶体管CT的栅电极 可以用作字线WL，并延伸以横跨于有源区118a之上。选择晶体管ST 的栅电极可以用作串选择线SSL或者地选择线GSL，并延伸以横跨于 有源区118a之上。
在一个实施例中，单元晶体管CT的栅极结构可以包括顺序地层 叠的栅极电介质层224、浮栅227、栅极间电介质层230，以及控制栅极233。例如，浮栅227可以包括多晶硅。杂质区236可以是源区/漏 区。
在另一个实施例中，单元晶体管CT的栅极结构234可以包括顺 序地层叠的第一电介质层、数据存储层、第二电介质层以及栅电极。
在具有晶体管ST和CT的半导体衬底100上，可以形成层间电介 质层239。该层间电介质层239可以包括例如氧化硅。
参考图1、图16A和图16B，在层间电介质层239上，可以形成 蚀刻停止层242。该蚀刻停止层242可以包括具有关于层间电介质层 239的蚀刻选择性的材料。例如，当层间电介质层239包括氧化硅时， 蚀刻停止层242可以包括例如氮化硅的材料。
在蚀刻停止层242上可以形成第一模塑层。该第一模塑层可以包 括具有相关于蚀刻停止层242的蚀刻选择性的材料。例如，当蚀刻停 止层242包括氮化硅时，第一模塑层可以包括例如多晶硅的材料。随 后，可以对该第一模塑层进行构图以形成具有线形的第一模塑线248。 可以采用光刻和蚀刻工艺来对第一模塑层进行构图，使得第一模塑线 248具有基本上相同的宽度。
在一个实施例中，每个第一模塑线248可以形成为与有源区118a 中的奇数编号或者偶数编号的有源区重叠。
可以形成分隔层251，以覆盖第一模塑线248的侧壁。通过在衬 底100上以及第一模塑线248之上保形地形成具有关于第一模塑线248 的蚀刻选择性的材料层，随后各向异性地蚀刻该材料层，可以形成分 隔层251，使得分隔层251在第一模塑线248的侧壁上具有基本上相同 的宽度。
参考图1、图17A和图17B，可以在具有分隔层251的半导体衬 底100上形成第二模塑层。该第二模塑层可以包括与第一模塑层基本 上相同的材料。随后，对该第二模塑层进行构图(例如，平坦化)以 在第一模塑线248之间形成具有基本上相同的宽度的第二模塑线254。 该第二模塑线254也可以具有线形。
可以利用回蚀和/或CMP技术平坦化该第二模塑层。当利用回蚀 技术平坦化第二模塑层时，可以蚀刻该第二模塑层，使得该第二模塑 线254的顶部表面与第一模塑线248的顶部表面是基本上共面的。在 一个实施例中，第二模塑层可以被过蚀，以使得该第二模塑线254的 顶部表面低于分隔层251的顶部表面。因为第一模塑线和第二模塑线 248包括基本上相同的材料，所以在过蚀第二模塑层时，同时蚀刻第一 模塑线248。因此，第一模塑线和第二模塑线248的顶部表面可以基本 上共面。
当利用CMP技术平坦化第二模塑层时，第二模塑线254的顶部表 面与第一模塑线248和分隔层251的顶部表面基本上共面。因此，第 二模塑线254可以被设置在与第一模塑线248基本上相同的水平。当 每个第一模塑线248被形成为与奇数编号的有源区重叠时，可以将每 个第二模塑线254形成为与偶数编号的有源区重叠。
在具有第二模塑线254的半导体衬底100上，可以形成线形光致 抗蚀剂图案257，其横跨于第一模塑线和第二模塑线248和254之上。 光致抗蚀剂图案257可以被形成为具有基本上相同的、预定的宽度。
在一个实施例中，光致抗蚀剂图案257可以被形成为横跨于部分 有源区118a之上，使得选择晶体管ST的串选择线SSL水平地位于光 致抗蚀剂图案257与单元晶体管CT的字线WL之间。光致抗蚀剂图案 257可以基本上平行于串选择线SSL。
参考图1、图18A和图18B，利用光致抗蚀剂图案257作为蚀刻 掩模，通过蚀刻第一模塑线和第二模塑线248和254,可以形成第一开 口模塑图案和第二开口模塑图案248a和254a。然后，可以去除光致抗 蚀剂图案257。然后，可以去除(例如，蚀刻)分隔层251。结果，第 一模塑图案和第二模塑图案248a和254a可保留在蚀刻停止层242上。
根据一个实施例，因为利用具有预定宽度的光致抗蚀剂图案257 来对线形的第一模塑线和第二模塑线248和254进行构图，所以第一 开口模塑图案和第二开口模塑图案248a和254a中的每个可以被形成为 具有基本上相同的宽度。并且，第一开口模塑图案和第二开口模塑图 案248a和254a中的每个可以被形成为具有主轴和副轴。第一开口模塑 图案和第二开口模塑图案248a和254a的主轴沿着与有源区118a的纵 向相同的方向延伸。因此，通过调整第一模塑线和第二模塑线248和 254的宽度以及光致抗蚀剂图案257的宽度，可以形成第一模塑图案和 第二模塑图案248a和254a。
参考图1、图19A和图19B,在具有第一开口模塑图案和第二开 口模塑图案248a和254a的半导体衬底100上，可以形成掩模层。该掩 模层可以包括具有关于第一开口模塑图案和第二开口模塑图案248a和 254a的蚀刻选择性的材料。例如，该掩模层可以包括诸如光致抗蚀剂、 ARC、无定形碳材料等材料或其组合。然后，可以对(例如，平坦化) 该掩模材料进行构图以形成掩模图案260。在一个实施例中，可以利用 回蚀工艺来平坦化掩模层直至露出第一开口模塑图案和第二开口模塑 图案248a和254a的顶部表面。
然后，可以去除第一开口模塑图案和第二开口模塑图案248a和 254a，以在掩模图案260内形成第一开口和第二开口261a和261b。结 果，该第一开口和第二开口 261a和261b可以沿着与串选择线SSL基 本上平行的方向延伸。
参考图1、图20A和图20B,通过利用掩模图案260作为蚀刻掩 模来蚀刻蚀刻停止层242以及层间电介质层239，可以形成第一接触孔 和第二接触孔，其露出与串选择线SSL相邻的有源区118a (例如，如 图13A和图13B所示)。随后，去除掩模图案260。进而，去除蚀刻 停止层242。通过填充第一接触孔和第二接触孔可以形成接触插塞CN (例如，如图14A和图14B所示)。接触插塞CN可以包括分别填充 第一接触孔和第二接触孔的第一接触插塞和第二接触插塞266a和 266b。然后，在层间电介质层239上可以形成与第一接触插塞266a重 叠的第一导电线269a (例如，如图15A和图15B所示)。在第一导电 线269a之间可以形成与第二接触插塞266b重叠的第二导电线269b。 第一导电线和第二导电线269a和269b可以被称为位线BL。每个第一 导电线269a可以形成为与有源区118a中的奇数编号或者偶数编号的有 源区重叠。每个第二导电线269b可以被形成为与水平地位于第一导电 线269a之间的有源区118a重叠。
根据上述示例性描述的实施例，通过对具有线形的第一模塑线和 第二模塑线进行构图，可以形成第一模塑图案和第二模塑图案。沿着 第一模塑图案和第二模塑图案所形成的掩模图案的开口具有基本上相 同的尺寸。因此，随后形成的接触孔可以形成为具有基本上相同的尺 寸，并且填充接触孔的接触插塞具有基本上相同的电阻。结果，能够 增强上述形成的半导体器件的可靠性。
因此，根据在此所述的示例性的实施例，半导体器件的制造方法 例如可以包括在半导体衬底上形成限定有源区的隔离层。在具有隔离 层的半导体衬底上可以形成层间电介质层。在层间电介质层上可以形 成第一模塑图案。还可以形成第二模塑图案，所述第二模塑图案位于 第一模塑图案之间并与其间隔开。可以形成掩模图案，其包围第一模 塑图案和第二模塑图案的侧壁。通过去除第一模塑图案和第二模塑图 案，可以形成开口。通过利用掩模图案作为蚀刻掩模来蚀刻层间电介 质层，来形成接触孔。
在一个实施例中，通过以下步骤形成第一模塑图案和第二模塑图 案在层间电介质层上形成第一模塑线；在层间电介质层上形成第二 模塑线，所述第二模塑线被定位于第一模塑线之间并与第一模塑线间 隔开；对第一模塑线进行构图以形成第一模塑图案；以及，对第二模 塑线进行构图以形成第二模塑图案。
在一个实施例中，第一模塑线和第二模塑线的至少一部分可以基 本上彼此共面。
在一个实施例中，第一模塑图案和第二模塑图案可以形成为具有 彼此相同的尺寸。
在一个实施例中，从俯视角度观察，第一模塑图案和第二模塑图 案可以被形成为具有主轴和副轴。在一个实施例中，第一模塑图案和 第二模塑图案的主轴可以具有与第一模塑线和第二模塑线的纵向相同 的方向。
在一个实施例中，在形成第一模塑线之前，可以在半导体衬底上 形成缓冲层。在另一个实施例中，在形成第一模塑线之后，通过局部 地蚀刻位于第一模塑线的两侧的缓冲层，可以形成凹进区。
在一个实施例中，可以通过以下步骤形成第二模塑线形成覆盖 第一模塑线的保形分隔层和具有凹进区的缓冲层；在具有分隔层的半 导体衬底上形成模塑层；以及，平坦化该模塑层，使得第二模塑线的 顶部表面被定位在与第一模塑线的顶部表面相同的水平处。
在一个实施例中，通过以下步骤形成第一模塑图案和第二模塑图 案形成光致抗蚀剂图案，其横贯在分隔层和第二模塑线上的第一模 塑线和第二模塑线；通过利用光致抗蚀剂图案作为蚀刻掩模，来蚀刻分隔层和第一模塑线和第二模塑线，形成第一模塑图案和第二模塑图 案；去除光致抗蚀剂图案；以及，利用第一模塑图案和第二模塑图案 作为蚀刻掩模，蚀刻围绕第一模塑图案和第二模塑图案的分隔层和缓 冲层。
在一个实施例中，通过以下步骤形成第二模塑线形成分隔层，
其覆盖具有第一模塑线的半导体衬底上的第一模塑线；在具有分隔层 的半导体衬底上形成模塑层；以及，平坦化该模塑层，使得该模塑层
保留在第一模塑线之间。
在一个实施例中，通过以下步骤形成第一模塑图案和第二模塑图 案在具有第二模塑线的半导体衬底上形成光致抗蚀剂图案，其横贯
第一模塑线和第二模塑线；通过利用光致抗蚀剂图案作为蚀刻掩模来 蚀刻第一模塑线和第二模塑线，形成第一模塑图案和第二模塑图案； 去除光致抗蚀剂图案；以及，蚀刻分隔层，使得露出第一模塑图案和 第二模塑图案的侧壁。
在一个实施例中，多个有源区可以通过隔离层彼此间隔开，并且， 每个有源区可被隔离层限定以具有线形。
在一个实施例中，每个第一模塑线可以被形成为与有源区内的奇 数编号或偶数编号的有源区重叠，并且，每个第二模塑线可以被形成 为与在有源区中的第一模塑线之间的有源区重叠。
在一个实施例中，有源区的限定可以包括在半导体衬底上形成
第一硬掩模图案，在第一硬掩模图案之间形成第二硬掩模图案，通过 蚀刻位于第一硬掩模图案和第二硬掩模图案之间的半导体衬底来形成 沟槽，形成填充该沟槽的隔离层，以及去除第一硬掩模图案和第二硬 掩模图案。
在一个实施例中，有源区的限定包括在半导体衬底上形成缓冲 层；在缓冲层上形成第一硬掩模图案；通过局部地蚀刻围绕该第一硬 掩模图案的缓冲层来形成凹进区；形成覆盖第一掩模图案的保形牺牲 层和具有凹进区的缓冲层；形成由第一硬掩模图案之间的牺牲层所分 别包围的第二硬掩模图案；通过蚀刻位于第一硬掩模图案上的以及在 第一硬掩模图案和第二硬掩模图案之间的牺牲层，来形成保留在第二 硬掩模图案下方的牺牲图案；通过利用第一硬掩模图案和第二硬掩模 图案作为蚀刻掩模来蚀刻露出的半导体衬底，而形成沟槽；形成填充 该沟槽的隔离层；以及，去除第一硬掩模图案和第二硬掩模图案，并 去除牺牲图案。
在一个实施例中，有源区的限定包括在半导体衬底上形成第一 硬掩模图案；形成覆盖第一硬掩模图案的侧壁的牺牲层；形成位于第 一硬掩模图案之间并且具有与牺牲层相接触的两个侧壁的第二硬掩模 图案；去除牺牲层；通过利用第一硬掩模图案和第二硬掩模图案作为 蚀刻掩模来蚀刻半导体衬底，而形成沟槽；形成填充该沟槽的隔离层； 以及，去除硬掩模图案。
在一个实施例中，在形成层间电介质层之前，可以在有源区上形 成栅极结构，并且在栅极结构的两侧的有源区中形成杂质区。
在一个实施例中，每个栅极结构可以包括顺序地层叠的第一电介 质层、数据存储层、第二电介质层，以及栅电极。在另一个实施例中， 每个栅极结构包括顺序地层叠的栅极电介质层、浮栅、栅极间的电介 质层，以及控制栅极。
在一个实施例中，掩模图案可以由有机材料层形成。
在一个实施例中，该方法还可以包括去除掩模图案以及形成填充 接触孔的接触插塞。
在此所公开的主题被认为是示例性的，而非限制性的，并且所附 的权利要求意在覆盖落入本发明的真实精神和范围内的全部的修改、 改进以及其它实施例。因此，在法律所允许的最大程度内，通过对由 所附权利要求及其等效形式的最广泛的容许解读，确定本发明的范围， 并且，本发明不应被前述详细的描述所限制或局限。
权利要求
1.一种半导体器件的制造方法，包括在半导体衬底上形成隔离层，所述隔离层限定所述半导体衬底内的有源区；在所述半导体衬底上形成层间电介质层；在所述层间电介质层上形成第一模塑图案；在所述层间电介质层上形成第二模塑图案，所述第二模塑图案定位于所述第一模塑图案之间，并与所述第一模塑图案间隔开；形成掩模图案，该掩模图案包围所述第一模塑图案的侧壁以及所述第二模塑图案的侧壁；去除所述第一模塑图案和所述第二模塑图案，以在所述掩模图案内形成开口；以及通过利用所述掩模图案作为蚀刻掩模来蚀刻所述层间电介质层，来形成接触孔。
2. 根据权利要求l所述的方法，其中，形成所述第一模塑图案和 所述第二模塑图案包括在所述层间电介质层上形成第一模塑线；在所述层间电介质层上形成第二模塑线，所述第二模塑线定位于 所述第一模塑线之间，并与所述第一模塑线间隔开；对所述第一模塑线进行构图，以形成第一模塑图案；以及 对所述第二模塑线进行构图，以形成第二模塑图案。
3. 根据权利要求2所述的方法，其中，所述第一模塑线中一个的 至少一部分基本上与所述第二模塑线中一个的至少一部分共面。
4. 根据权利要求l所述的方法，其中，所述第一模塑图案中一个 的宽度基本上与所述第二模塑图案中一个的宽度相同。
5. 根据权利要求l所述的方法，其中，当从俯视角度观察时，所 述第一模塑图案中的至少一个和所述第二模塑图案中的至少一个具有 主轴和副轴。
6. 根据权利要求5所述的方法，其中，所述有源区沿着横跨所述半导体衬底的纵向方向延伸，并且，所述第一模塑图案中的至少一个 的主轴与所述第二模塑图案中的至少一个的主轴沿着与所述纵向方向 基本上相同的方向延伸。
7. 根据权利要求2所述的方法，还包括，在形成所述第一模塑线 之前，在所述层间电介质层上形成缓冲层。
8. 根据权利要求7所述的方法，还包括在所述缓冲层之上形成所述第一模塑线，使得部分所述缓冲层邻 近所述第一模塑线中的至少一个的相对侧；以及在形成所述第一模塑线之后，在与所述第一模塑线中的至少一个 的相对侧邻近的所述缓冲层的每个部分内，形成凹进区。
9. 根据权利要求8所述的方法，其中，形成所述第二模塑线包括 在所述第一模塑线之上且在每个凹进区之内，保形地形成分隔层； 在所述分隔层上形成模塑层；以及对所述模塑层进行构图，使得所述第二模塑线中的至少一个的顶 部表面基本上与所述第一模塑线中的至少一个的顶部表面共面。
10. 根据权利要求9所述的方法，其中，形成所述第一模塑图案 和所述第二模塑图案包括在所述分隔层和所述第二模塑线上形成光致抗蚀剂图案，所述光 致抗蚀剂图案横跨于所述第一模塑线和所述第二模塑线之上；利用所述光致抗蚀剂图案作为蚀刻掩模，来蚀刻所述第一模塑线 上方的部分所述分隔层；利用所述光致抗蚀剂图案作为蚀刻掩模，来蚀刻部分所述第一模 塑线和部分所述第二模塑线；去除所述光致抗蚀剂图案；以及利用所述第一模塑图案和所述第二模塑图案作为蚀刻掩模，来蚀刻保留在所述第一模塑线和所述第二模塑线之间的部分所述分隔层；利用所述第一模塑图案和所述第二模塑图案作为蚀刻掩模，来蚀 刻所述凹进区之内露出的部分所述缓冲层。
11. 根据权利要求2所述的方法，其中，形成所述第二模塑线包括在所述第一模塑线之上，形成分隔层； 在所述分隔层上，形成模塑层；以及对所述模塑层进行构图，使得部分所述模塑层保留在所述第一模 塑线的邻近各对之间。
12. 根据权利要求ll所述的方法，其中，形成所述第一模塑图案 和所述第二模塑图案包括在所述分隔层和所述第二模塑线上，形成光致抗蚀剂图案，所述 光致抗蚀剂图案横跨于所述第一模塑线和所述第二模塑线之上；利用所述光致抗蚀剂图案作为蚀刻掩模，来蚀刻部分所述第一模 塑线和所述第二模塑线；去除所述光致抗蚀剂图案；以及蚀刻部分所述分隔层，使得露出所述第一模塑线和所述第二模塑 线的侧壁。
13. 根据权利要求1所述的方法，其中，所述有源区通过所述隔 离层彼此间隔开，并且其中，所述隔离层限定每个所述有源区以具有 线形。
14. 根据权利要求1所述的方法，其中，每个所述第一模塑图案 与第一多个有源区重叠，并且其中每个所述第二模塑图案与第二多个 有源区重叠，其中所述第二多个有源区的一有源区横向地位于所述第 一多个有源区的有源区之间。
15. 根据权利要求l所述的方法，其中，形成所述隔离层包括 在所述半导体衬底上形成第一硬掩模图案；在所述第一硬掩模图案之间，形成第二硬掩模图案，所述第二硬 掩模图案与所述第一硬掩模图案间隔开；利用所述第一硬掩模图案和所述第二硬掩模图案作为蚀刻掩模， 来蚀刻定位于所述第一硬掩模图案和所述第二硬掩模图案之间的部分 所述半导体衬底，以形成沟槽；利用绝缘材料来填充所述沟槽；以及去除所述第一硬掩模图案和所述第二硬掩模图案。
16. 根据权利要求l所述的方法，其中，形成所述隔离层包括 在所述半导体衬底上形成缓冲层；在所述缓冲层上形成第一硬掩模图案，使得部分所述第一硬掩模 层邻近所述第一硬掩模图案中的至少一个的相对侧；在形成第一硬掩模图案之后，在与所述第一硬掩模图案中的至少 一个的相对侧邻近的所述缓冲层的每个部分之内形成凹进区；形成牺牲层，该牺牲层覆盖所述第一硬掩模图案的侧壁，并被设 置在每个凹进区之内；在所述牺牲层之上以及在所述第一硬掩模图案之间，形成第二硬 掩模图案；在所述第一硬掩模之上蚀刻部分所述牺牲层；蚀刻在所述第一硬掩模图案和所述第二硬掩模图案之间的部分所 述牺牲层，从而在所述第二硬掩模图案的下方形成牺牲层；利用所述第一硬掩模图案和所述第二硬掩模图案作为蚀刻掩模， 来蚀刻定位于所述第一硬掩模图案和所述第二硬掩模图案之间的部分 所述半导体衬底，以形成沟槽； 利用绝缘材料填充所述沟槽；去除所述第一硬掩模图案和所述第二硬掩模图案；以及 去除所述牺牲硬掩模图案。
17. 根据权利要求l所述的方法，其中，形成所述隔离层包括-在所述半导体衬底上形成第一硬掩模图案； 形成覆盖所述第一硬掩模图案的侧壁的牺牲层； 在所述第一硬掩模图案之间，形成第二硬掩模图案，其中，所述第二硬掩模图案中每个的侧壁与所述牺牲层接触； 去除所述牺牲层；利用所述第一硬掩模图案和所述第二硬掩模图案作为蚀刻掩模， 来蚀刻定位于所述第一硬掩模图案和所述第二硬掩模图案之间的部分 所述半导体衬底，以形成沟槽；利用绝缘材料填充所述沟槽；以及 去除所述第一硬掩模图案和所述第二硬掩模图案。
18. 根据权利要求1所述的方法，还包括，在形成层间电介质层在所述有源区上形成栅极结构；以及 在所述栅极结构的相对侧处的有源区内形成杂质区。
19. 根据权利要求18所述的方法，其中，至少一个所述栅极结构 包括第一电介质层、数据存储层、第二电介质层和栅电极。
20. 根据权利要求18所述的方法，其中，至少一个所述栅极结构 包括栅极电介质层、浮栅、栅极间电介质层以及控制栅极。
21. 根据权利要求1所述的方法，其中，所述掩模图案包括有机 材料。
22. 根据权利要求l所述的方法，还包括 去除所述掩模图案；以及 形成填充所述接触孔的接触插塞。
23. 根据权利要求2所述的方法，还包括，在形成所述第一模塑线之后形成第二模塑线。
全文摘要
示例性地公开了一种制造具有精细接触孔的半导体的方法。该方法包括在半导体衬底上形成限定有源区的隔离层。在具有隔离层的半导体衬底上形成层间电介质层。在所述层间电介质层上形成第一模塑图案。还形成第二模塑图案，其位于所述第一模塑图案之间并与其相间隔开。形成包围第一模塑图案和第二模塑图案的侧壁的掩模图案。通过去除第一模塑图案和第二模塑图案来形成开口。通过利用掩模图案作为蚀刻掩模来蚀刻层间电介质层，来形成接触孔。
文档编号H01L21/768GK101174579SQ20071016686
公开日2008年5月7日 申请日期2007年10月23日 优先权日2006年10月23日
发明者权城铉, 沈载煌, 郭东华, 金周泳 申请人:三星电子株式会社