专利名称：Mos晶体管体区的掺杂方法
技术领域：
本发明涉及半导体集成电路及其制造技术领域，尤其涉及一种M0S晶体管体 区的掺杂方法。
背景技术：
集成电路尤其超大规模集成电路中的主要器件是金属一氧化物一半导体场 效应晶体管(metal oxide semiconductor field effect transistor,简称MOSFET)。集 成电路自发明以来，其在性能和功能上的进步是突飞猛进的。而这进步的取得则 是简单地通过不断縮小器件的尺寸和增大芯片面积来实现的。器件尺寸的不断縮 小，导致了电路性能的不断改善以及电路密度的不断增加，而芯片尺寸的不断扩 大，促使了电路功能不断增多。因此MOSFET的几何尺寸一直在不断縮小，目 前其特征尺寸己进入纳米尺度。在此区域，各种实际的和基本的限制开始出现， 器件尺寸的进一步缩小正变得越来越困难。就常规的互补型金属一氧化物一半导 体(complementarymetal—oxide—semiconductor,简称CMOS)集成电路技术而 言，随着MOS器件特征尺寸(栅长度)的不断减小，为抑制短沟道效应，体区 (沟道区)的掺杂浓度须不断提高。但掺杂浓度的不断提高会导致载流子迁移率 降低、亚阈特性变差以及阈值电压难以降低等问题。Halo (pocket)掺杂方法一 定程度缓解了上述问题，但依然存在源漏寄生电阻、寄生电容和泄漏电流增大等 问题。发明内容本发明的目的在于提供一种MOS晶体管体区的掺杂方法，该方法可有效避免 或缓解目前常规的体区掺杂方法所带来的问题。本发明的上述目的是通过如下的 技术方案予以实现的一种MOS晶体管体区的掺杂方法，其步骤包括1) 在半导体衬底上定义有源区，生长栅介质层；2) 淀积栅电极层和牺牲介质层一，光刻和刻蚀所淀积的介质层一和栅电极 层形成栅电极图形；
3) 连续淀积牺牲介质层二和牺牲介质层三，去除栅电极上处于最外层的牺 牲介质层三，而露出牺牲介质层二；4) 以牺牲介质层一和牺牲介质层三为掩膜，腐蚀掉栅电极周围的牺牲介质 层二，这样在栅电极两侧形成狭缝；5) 以该狭缝为窗口进行离子注入，对体区进行掺杂，在栅电极两侧以下体 区相应位置形成重掺杂区域；6) 再淀积一层牺牲介质层二，回刻以填充栅电极两侧的狭缝；7) 分别腐蚀去除牺牲介质层一、牺牲介质层三和牺牲介质层二后，进行常 规源漏延伸区和接触区离子注入掺杂，最后进入常规CMOS后道工艺。所述步骤l)中的半导体衬底为体硅片或SOI硅片。 当半导体衬底为体硅片时，有源区的确定采用浅槽隔离或LOCOS方法。 当半导体衬底为SOI硅片时，有源区的确定采用刻蚀或LOCOS方法。 所述步骤3)中采用化学机械抛光(CMP)技术在平坦表面的同时，去除栅 电极上处于最外层的牺牲介质层三。所述牺牲介质层一的厚度范围是20 nm 40 nm。 所述牺牲介质层二的厚度范围是10nm 100nm。 所述牺牲介质层三的厚度范围须大于栅电极层和介质层一的厚度之和。 所述栅电极材料为多晶硅或金属。步骤5)中离子注入为多重能量和剂量注入，可通过不同注入能量和剂量的 组合，在体区形成所希望的杂质掺杂分布。所述牺牲介质层一和牺牲介质层三可为同种材料，牺牲介质层二可采用与牺牲介质层一和牺牲介质层三不同的材料。所述牺牲介质层一和牺牲介质层三也可为不同材料。 本发明有以下几个方面的优点在本发明的制备方法中，体区重掺杂是通过栅电极两侧的狭缝隙进行的，因 此重掺杂区域在沟道区两侧呈条状。该条状重掺杂区能有效屏蔽漏电场对沟道和 源端的影响，使器件具有良好的短沟道特性。其次，该条状重掺杂区在沟道两侧, 因此沟道区内杂质浓度可以很低，使得器件具有高的载流子迁移率和好的亚阈特 性。另外，该条状重掺杂区使得源漏与衬底间的隔离为11+*结(对nMOS管而 言)或p+Ai(对pMOS管二言)结。因此源漏寄生电容和泄漏电流可减小。最后，
由于通过狭缝离子注入，源漏区的掺杂补偿很少。常规的无掩膜倾斜注入回造成 源漏区存在严重的杂质补偿效应，增加源漏寄生电阻。
下面结合附图对本发明进一步详细地说明图1 图6依次示出了本发明的体硅MOS晶体管制作方法的的主要工艺步骤，其中图1示意了制备过程中的浅槽隔离和栅介质生长； 图2示意了栅电极形成的工艺步骤； 图3示意了多层介质形成的工艺步骤；图4示意了栅电极两侧注入狭缝以及体区条状重掺杂区域形成的工艺步骤； 图5示意了填充栅电极两侧狭缝的工艺步骤； 图6示意了源漏区和栅电极掺杂的工艺步骤；图7 图12依次示出了本发明的SOIMOS晶体管制作方法的的主要工艺步骤，其中图7示意了制备过程中的有源区确定和栅介质生长； 图8示意了栅电极形成的工艺步骤； 图9示意了多层介质形成的工艺步骤；图10示意了栅电极两侧注入狭缝及体区条状重掺杂区域形成的工艺步骤；图11示意了填充栅电极两侧狭缝的工艺步骤； 图12示意了源漏区和栅电极惨杂的工艺步骤。
具体实施方式
下面参照本发明的附图，更详细的描述出本发明的最佳实施例。(一)衬底为体硅片 所述制作方法制备一体硅MOS晶体管的一具体例由图1至图6所示，包括以下步骤1)如图1所示，所用单晶硅衬底的晶向为(100)，对n型MOS晶体管， 体区1初始为p型轻掺杂。对p型MOS晶体管，体区1初始为n型轻掺杂。采 用常规CMOS浅槽隔离技术制作有源区隔离层2。接着生长栅介质层3。栅介质 层3为二氧化硅，其厚度为0.5 3n迈。栅介质的形成方法还可以为下列方法之 一常规热氧化、掺氮热氧化、化学气相淀积(CVD)、物理气相淀积(PVD)。2) 如图2所示，用LPCVD淀积栅电极多晶硅层4和牺牲介质层一 (二氧 化硅)5。多晶硅层4的厚度为80 250nm， 二氧化硅层5的厚度为20 40nm。 接着采用常规CMOS工艺光刻和刻蚀所淀积的多晶硅层4和牺牲介质层一 5，形 成栅电极图形。3) 如图3所示，连续用LPCVD淀积一层10 100nm的牺牲介质层二 (氮 化硅)6和100 300 nm的牺牲介质层三(二氧化硅)7，接着用化学机械抛光(CMP)对表面进行平坦化处理，直到栅电极顶部的二氧化硅层7去除，氮化硅 层6露出。4) 如图4所示，用热磷酸腐蚀掉栅电极周围的氮化硅6，在栅电极两侧形 成10 100nm宽的狭缝。以该狭缝为通道进行离子注入，对体区进行掺杂。注 入分三次进行，对n型器件，能量分别为20、40、60KeV，注入剂量分别为2xlO"cm 一2， 1.5xl014cm—2和lxl014cm—2。注入杂质为铟(In)。对p型器件，能量分别为 15、 25、 55KeV,注入剂量分别为2xl0"cm—2， 1.5xl0"cm—2和lxl0"cm一2。注 入杂质为砷(As)，形成重掺杂区域8。5) 如图5所示，采用CVD淀积一层厚度为10 100nm的氮化硅膜并回亥iJ, 使得栅电极两侧的狭缝被填充。6) 如图6所示，用BOE腐蚀掉二氧化硅层7和二氧化硅层5，然后用热磷 酸去除所有的氮化硅层6。接着，用低能量离子注入对源漏区进行掺杂以形成浅 结，对n型器件，注入能量5KeV,注入剂量5xl014cm—2，注入杂质为砷(As)。 对p型器件，注入能量5KeV，注入剂量5xlC^cm—2，注入杂质为氟化硼(BF2)。 然后用LPCVD生长一层厚度50 250 nm的二氧化硅并回刻，在栅电极4两侧 形成侧墙9。之后，再次对源漏区进行离子注入掺杂，以形成源漏接触区。对n 型器件，注入能量45 KeV，注入剂量2xl015cnT2，注入杂质为砷(As)。对p 型器件，注入能量35KeV，注入剂量2xl0"cm—2,注入杂质为氟化硼(BF2)。7) 最后进入常规CMOS后道工序，包括淀积钝化层、开接触孔以及金属化 等，即可制得一体硅MOS晶体管。(二)衬底为SOI硅片
所述制作方法制备一 SOIMOS晶体管的一具体例由图7至图12所示，包括 以下步骤1) 如图7所示，所用单晶硅衬底的晶向为(100)的SOI硅片。所述SOI 硅片由衬底35、埋氧层25和单晶硅膜10组成。其中埋氧层25的厚度为20 nm 400 nm，单晶硅膜10的厚度为50 200 nm。对n型MOS晶体管，单晶硅膜10 初始为p型轻掺杂。对p型MOS晶体管，单晶硅膜10初始为n型轻掺杂。采 用常规CMOS光刻和刻蚀技术制作有源区。接着生长栅介质层30。栅介质层30 为二氧化硅，其厚度为0.5 3nm。栅介质的形成方法还可以为下列方法之一 常规热氧化、掺氮热氧化、化学气相淀积(CVD)、物理气相淀积(PVD)。2) 如图8所示，用LPCVD淀积栅电极多晶硅层40和牺牲介质层一 (二氧 化硅)50。多晶硅层40的厚度为80 250 nm， 二氧化硅层50的厚度为20 40 nm。 接着采用常规CMOS工艺光刻和刻蚀所淀积的多晶硅层40和二氧化化硅50,形 成栅电极图形。3) 如图9所示，连续用LPCVD淀积一层10 100 nm的牺牲介质层二 (氮 化硅)60和100 300 nm的牺牲介质层三(二氧化硅)70，接着用化学机械抛 光(CMP)对表面进行平坦化处理，直到栅电极顶部的二氧化硅层70去除，氮 化硅层60露出。4) 如图10所示，用热磷酸腐蚀掉栅电极周围的氮化硅层60，在栅电极两 侧形成10 100nm宽的狭缝。以该狭缝为通道进行离子注入，对体区进行掺杂。 注入分三次进行，对n型器件，能量分别为20、 40、 60 KeV，注入剂量分别为 2xlO"cnT2， 1.5xl014cm—2和lxl014cm—2。注入杂质为铟(In)。对p型器件，能 量分别为15、25、55 KeV，注入剂量分别为2xl0"cm—2, 1.5xl014cm—2和lxl014cm _2。注入杂质为砷(As)，形成重掺杂区域80。5) 如图ll所示，采用CVD淀积一层厚度为10 100nm的氮化硅膜并回亥iJ， 使得栅电极两侧的狭缝被填充。6) 如图12所示，用BOE腐蚀掉二氧化硅层70和二氧化硅层50，然后用 热磷酸去除所有的氮化硅层60。接着，用低能量离子注入对源漏区进行掺杂以 形成浅结，对n型器件，注入能量5KeV，注入剂量5xl014cm—2，注入杂质为砷(As)。对p型器件，注入能量5KeV，注入剂量5xl0"cm—2，注入杂质为氟化
硼(BF2)。然后用LPCVD生长一层厚度50 250 nm的二氧化硅并回刻，在栅 电极40两侧形成侧墙90。之后，再次对源漏区进行离子注入掺杂，以形成源漏 接触区。对n型器件，注入能量45KeV，注入剂量2><1015cm—2，注入杂质为砷 (As)。对p型器件，注入能量35KeV，注入剂量2xl015cm_2，注入杂质为氟化 硼(BF2)。7)最后进入常规CMOS后道工序，包括淀积钝化层、开接触孔以及金属化 等，即可制得一SOIMOS晶体管。上述实施例只是本发明的举例，尽管为说明目的公开了本发明的最佳实施例 和附图，但是本领域的技术人员可以理解在不脱离本发明及所附的权利要求的 精神和范围内，各种替换、变化和修改都是可能的。因此，本发明不应局限于最 佳实施例和附图所公开的内容。
权利要求
1、一种MOS晶体管体区的掺杂方法，其步骤包括1)在半导体衬底上定义有源区，生长栅介质层；2)淀积栅电极层和牺牲介质层一，光刻和刻蚀所淀积的介质层一和栅电极层形成栅电极图形；3)连续淀积牺牲介质层二和牺牲介质层三，去除栅电极上处于最外层的牺牲介质层三，而露出牺牲介质层二；4)以牺牲介质层一和牺牲介质层三为掩膜，腐蚀掉栅电极周围的牺牲介质层二，这样在栅电极两侧形成狭缝；5)以该狭缝为窗口进行离子注入，对体区进行掺杂，在栅电极两侧以下体区相应位置形成重掺杂区域；6)再淀积一层牺牲介质层二，回刻以填充栅电极两侧的狭缝；7)分别腐蚀去除牺牲介质层一、牺牲介质层三和牺牲介质层二后，进行常规源漏延伸区和接触区离子注入掺杂，最后进入常规CMOS后道工艺。
2、 如权利要求1所述的M0S晶体管体区的掺杂方法，其特征在于所述步骤l)中的 半导体衬底为体硅片或SOI硅片。
3、 如权利要求2所述的M0S晶体管体区的掺杂方法，其特征在于当半导体衬底为 体硅片时，有源区的确定采用浅槽隔离或LOCOS方法。
4、 如权利要求2所述的M0S晶体管体区的掺杂方法，其特征在于当半导体衬底为 SOI硅片时，有源区的确定采用刻蚀或LOCOS方法。
5、 如权利要求1所述的M0S晶体管体区的掺杂方法，其特征在于所述步骤3)中采 用化学机械抛光CMP技术在平坦表面的同时，去除栅电极上处于最外层的牺牲介质层三。
6、 如权利要求1所述的M0S晶体管体区的掺杂方法，其特征在于所述牺牲介质层 一的厚度范围是20 nm 40 nm。
7、 如权利要求1所述的M0S品体管体区的掺杂方法，其特征在于所述牺牲介质层 二的厚度范围是10 nm 100 nm。
8、 如权利要求6或7所述的M0S晶体管体区的掺杂方法，其特征在于所述牺牲介 质层三的厚度须大于栅电极层和介质层一的厚度之和。
9、 如权利要求1所述的M0S晶体管体区的掺杂方法，其特征在于所述牺牲介质层 —和牺牲介质层三为同种材料，牺牲介质层二采用与牺牲介质层一和牺牲介质层三不同的 材料。
10、如权利要求1所述的M0S晶体管体区的掺杂方法，其特征在于所述栅电极材料为多晶硅或金属。
全文摘要
本发明提供了一种MOS晶体管体区的掺杂方法，属于半导体集成电路及其制造技术领域。该方法是在栅电极两侧形成狭缝，通过该狭缝进行体区的离子注入掺杂。本发明由于体区重掺杂是通过栅电极两侧的狭缝进行，因此，实现了重掺杂区域在沟道区两侧呈条状，该条状重掺杂区能有效屏蔽漏电场对沟道和源端的影响，使器件具有良好的短沟道特性。且该条状重掺杂区在沟道两侧，沟道区内杂质浓度可以很低，使得器件具有高的载流子迁移率和好的亚阈特性。本发明可有效避免或缓解目前常规的体区掺杂方法所带来的问题。
文档编号H01L21/336GK101150074SQ20071017710
公开日2008年3月26日 申请日期2007年11月9日 优先权日2007年11月9日
发明者雷 孙, 廖聪维, 张盛东, 陈文新, 韩汝琦 申请人:北京大学