专利名称：半导体装置及其制造方法
技术领域：
本发明涉及半导体装置及其制造方法，尤其涉及具有在沟槽部内形成 了栅电极的结构的半导体装置及其制造方法。关于本申请的优先权申请，申请号为JP2006—353305，半导体装置及 其制造方法，2006年12月27日，Yoshikazu Yamaoka Satoshi Shimada KazunoriFujitaKazuhiro Sasada，将该申请的内容援引到本申请中。
背景技术：
以往，公知具有在沟槽部内形成有栅电极的结构的半导体装置。 在以往的半导体装置中，包括在半导体基板的主表面上形成的沟槽 部、在沟槽部的表面上形成的栅绝缘膜、嵌入到由栅极绝缘膜覆盖的沟槽 部的栅电极，栅电极的与栅绝缘膜接触的部分的上端形成为比半导体基板 的表面的高度低的高度。还有，在栅电极的上表面上形成有与半导体基板 的表面的高度相同高度的氧化膜。并且，在栅绝缘膜的上端、氧化膜及半 导体基板的表面上形成有屏蔽(screen)氧化膜。通过该氧化膜、屏蔽氧 化膜，抑制在离子注入工序中注入的杂质直接注入到栅绝缘膜。由此，可 抑制栅绝缘膜的绝缘耐压的降低。但是，在以往的半导体装置中，为了抑制栅绝缘膜的绝缘耐压的降低， 需要形成氧化膜和屏蔽氧化膜，结果，存在制造工艺变得复杂的问题。发明内容本发明的第一方面的半导体装置具备在半导体基板的主表面上形成 的沟槽部、在沟槽部的表面上形成的绝缘膜、按照与沟槽部内的绝缘膜接 触的方式形成的栅电极、按照与沟槽部邻接的方式形成的源极杂质区域， 栅电极的与绝缘膜接触的部分的上端部位于为了形成源极杂质区域而从 半导体基板的表面上导入的杂质相对于绝缘膜的粒子射程以上深度的位
置，且位于比源极杂质区域的下表面靠上的位置。
图1是本发明的第一实施方式的半导体装置的剖面图； 图2是本发明的第一实施方式的半导体装置的俯视图； 图3表示向基板中注入了杂质时的基板中的杂质的密度分布的图； 图4是用于说明本发明的第一实施方式的半导体装置的制造工艺的剖 面图；图5是用于说明本发明的第一实施方式的半导体装置的制造工艺的剖 面图；图6是用于说明本发明的第一实施方式的半导体装置的制造工艺的剖 面图；图7是用于说明本发明的第一实施方式的半导体装置的制造工艺的剖 面图；图8是用于说明本发明的第一实施方式的半导体装置的制造工艺的剖 面图；图9是用于说明本发明的第一实施方式的半导体装置的制造工艺的剖 面图；图10是用于说明本发明的第一实施方式的半导体装置的制造工艺的 剖面图；图11是用于说明本发明的第一实施方式的半导体装置的制造工艺的 剖面图；图12是表示本发明的第二实施方式的半导体装置的结构的剖面图； 图13是表示本发明的第三实施方式的半导体装置的结构的剖面图； 图14是本发明的第一实施方式的第一变形例的半导体装置的剖面图； 图15是本发明的第一实施方式的第二变形例的半导体装置的剖面图。
具体实施方式
(第一实施方式)在该半导体装置l中，如图1所示，在P—型硅基板ll的上表面上形 成有N"型嵌入扩散层12。而且，在N"型嵌入扩散层12的上表面上形成 有构成漏极区域的N—型外延硅层13。还有，在N—型外延硅层13的上表 面上形成有构成沟道区域的P+型扩散层14。并且，在P+型扩散层14的上 表面上形成有N"型源极扩散层15。而且，按照贯通P+型扩散层14和W型源极扩散层15并到达N—型外 延硅层13的方式，形成了具有约0.5pm的宽度W和约lpm的深度D的 沟槽部16。另外，在沟槽部16的表面上和N"型源极扩散层15的上表面 上，形成了具有约1000nm的厚度的栅绝缘膜17。栅绝缘膜17形成在N^ 型源极扩散层15的整个上表面上。在栅极绝缘膜中形成有由后述的砷 (As)的离子注入所引起的损坏区域17a。还有，在沟槽部16中，嵌入有由n型多晶硅层构成的栅电极18。栅 电极18的与栅极绝缘膜17接触的部分的上端18a,形成为位于为了形成 N"型源极扩散层15而从半导体装置的上表面上注入的砷离子相对于栅绝 缘膜17的后述的粒子射程X1 (Rp)以上的深度的位置、且位于比1^型源 极扩散层15的下表面的深度位置X2更小的深度位置X3。栅电极18的上 表面18b形成为中央凹陷的形状。另外，如图2所示，每一个沟槽部16中隔着栅绝缘膜17而嵌入的栅 电极18 (参照图1)通过接触部19a或19b，与配置在栅绝缘膜17的上表 面上的布线20电连接。由此，构成为一并进行由多个沟槽部16构成的半 导体装置1的接通/断开。图3的纵轴表示距Si02的表面的深度。横轴表示被归一化的杂质分布 (N/N。)。这里，N表示某一深度处的砷密度，No表示砷离子的粒子射程 (例如，Rp = 47.3nm)的深度处的杂质密度。将某一深度处的砷密度N 用离子的粒子射程Rp的深度处的杂质密度No来除，从而杂质分布被归一 化。砷的密度随着距离Si02的表面的深度而缓慢增大，砷密度在Rp = 47.3nm处达到最大，然后，与深度一起减小。杂质分布近似为具有杂质密 度相对于最大的深度的线(图3的单点划线)对称的吊钟状的高斯分布(正 态分布)。 ，如图4所示，利用旋涂法，向P—型硅基板11的表面均匀涂敷锑(Sb) 源极。然后，通过实施热处理，形成N"型嵌入扩散层12。
接着，如图5所示，利用PH3 (磷化氢)气体和SiH4 (甲硅烷)气体， 使硅的结晶膜堆积生长，从而在N"型嵌入扩散层12的上表面上形成N一 型外延硅层13。然后，如图6所示，利用光刻技术及蚀刻技术，形成具有约0.5pm的 宽度W和约l)tim的深度D的沟槽部16。接下来，如图7所示，利用热氧化法，在N—型外延硅层13的上表面 上及沟槽部16的表面上形成具有约10nm的厚度的栅绝缘膜17。然后，如图8所示，利用减压CVD法，在栅绝缘膜17及沟槽部16 的表面上形成多晶硅层22。由此，多晶硅层22嵌入到沟槽部16中。另外， 位于沟槽部16上方的多晶硅层22的上表面呈凹形。接着，在向多晶硅层 22的上表面上涂敷作为杂质扩散剂的POCl3 (氯氧化磷)后，通过进行热 处理，并掺杂磷(P)，从而形成n型的多晶硅层22。接着，如图9所示，利用反应性离子蚀刻(Reactive Ion Etching: RIE) 法，对多晶硅层22实施各向异性蚀刻，从而形成栅电极18。此外，栅电 极18的上表面18a反映多晶硅层22的凹形的上表面的形状，呈中央凹陷 的形状。然后，如图10所示，向栅绝缘膜17和栅电极18的表面上离子注入 作为p型杂质的硼离子。接下来，如图11所示，向栅绝缘膜17和栅电极18的表面上离子注 入作为n型杂质的砷离子。此时，通过注入的砷离子，在栅绝缘膜17中 形成损坏区域17a。该栅绝缘膜17的损坏区域到达砷离子的粒子射程XI 的深度位置，但损害区域17a并未到达栅绝缘膜17与栅电极18接触的区 域。此外，在图10所示的工艺中被离子注入的硼离子的粒子射程，比图 11所示的工艺中被离子注入的砷离子的粒子射程大，但硼离子的掺杂量明 显比砷离子的掺杂量小。由此，可减少由硼离子引起的栅绝缘膜17的损 坏。另外，向栅电极18中掺杂比硼离子和砷离子更高浓度的磷。由此， 可减小向栅电极18注入的硼离子和砷离子的影响。接着，利用急速热处理(Rapid Thermal Annealing: RTA)法，通过 进行热处理，进行向N—型外延硅层13注入的作为n型杂质的砷离子和作
为p型杂质的硼离子的活性化。由此，如图1所示，在N—型外延硅层13 的上部形成I^型源极扩散层15，并且，在N"型源极扩散层15的下层形 成P+型扩散层14。由此，形成第一实施方式的半导体装置l。在第一实施方式中，如上所述，栅电极18的与栅极绝缘膜17接触的 部分的上端18a，位于为了形成P+型扩散层14和]^型源极扩散层15而从 半导体装置1的上表面上注入的砷离子相对于栅绝缘膜17的粒子射程X1 以上的深度的位置。由此，栅绝缘膜17的与栅电极18接触的部分可抑制 离子注入。因此，可抑制栅绝缘膜17的与栅电极18接触的部分受到损坏。 另外，通过抑制向与栅电极18接触的栅极绝缘膜17中注入砷离子，可抑 制栅绝缘膜17的绝缘耐压的降低。还有，在第一实施方式中，栅电极18的与栅极绝缘膜17接触的部分 的上端18a，位于比N"型源极扩散层15的下表面的深度位置X2更靠上的 深度位置X3。由此，能容易地在P+型扩散层14与栅极绝缘膜17接触的 区域形成载流子从^T型源极扩散层15向N—型外延硅层13流动用的沟道。再有，在第一实施方式中，为了防止向栅绝缘膜17注入砷离子所引 起的损坏，不是进行在栅绝缘膜17上另外设置其他绝缘膜等处理，而是 可抑制栅绝缘膜17的绝缘耐压的降低。由此，能抑制半导体装置1的制 造工艺的复杂化。另外，在第一实施方式中，如上所述，设置多个栅电极18，通过配置 在栅绝缘膜17上表面上的布线20将多个栅电极18电连接。由此，能容 易地一并进行半导体装置1的接通/断开。还有，在第一实施方式中，如上所述，构成为使栅电极18的磷的杂 质浓度比N"型源极扩散层15的杂质浓度和P+型扩散层14的杂质浓度更 大。由此，由于磷的杂质浓度比砷离子和硼离子更大，因此，能减小向栅 电极18注入的砷离子和硼离子的影响。而且，在第一实施方式中，如上所述，在W型源极扩散层15的下表 面上具备P+型扩散层14、 N—型外延硅层13。并且，按照贯通N"型源极扩 散层15、 P+型扩散层14和N—型外延硅层13的方式形成沟槽部16。由 此，能容易地形成沟栅(trenchgate)型的半导体装置1。(第二实施方式)在本发明的第二实施方式的半导体装置2中，与栅电极41的栅绝缘 膜17接触的部分的上端部41a具有近似圆弧的形状。在该半导体装置2中，如图12所示，与栅电极41的栅绝缘膜17接 触的部分的上端部41a被倒角。由此，上端部41a并非如上述第一实施方 式的上端部18a (参照图1)那样具有棱角的形状，而是具有近似圆弧的 形状。还有，栅电极41的与栅绝缘膜17接触的部分以外的部分的最上端 41b被配置在比砷离子相对于栅绝缘膜17的粒子射程X1更深的位置，上 端部41a位于粒子射程Xl以上深度的位置X3。此外，第二实施方式的其他构成与第一实施方式相同。栅电极41的上端部41a通过利用ECR等离子体蚀刻装置对栅电极18 进行蚀刻而形成。该蚀刻中使用氩(Ar)气。在该蚀刻中，利用因氩气向 栅电极18入射的角度而溅射速度不同这一点。通过按照使栅电极41的与 栅绝缘膜17接触的部分的上端部41a比最上端41b更快地被蚀刻的方式 进行调节，从而上端部41a形成为近似圆弧形状。在第二实施方式中，如上所述，通过将栅电极41的上端部41a形成 为近似圆弧形状，从而可抑制电场集中在栅电极41的上端部41a,因此能 抑制发生绝缘破坏。还有，在第二实施方式中，如上所述，使栅电极41的最上端41b位 于比砷离子相对于栅绝缘膜17的粒子射程X1更高的位置，并且，使栅电 极41的上端部41a位于粒子射程Xl以上深度的位置。由此，与通过各向 异性蚀刻等将栅电极41的最上端41b蚀刻至粒子射程Xl以上的深度的情 况相比，可减少进行蚀刻的部分。因此，能縮短半导体2的制造时间，并 可制造能抑制栅绝缘膜17与栅电极41接触的部分受到损坏的半导体装置 2。(第三实施方式)在本发明的第三实施方式的半导体装置3中，在栅电极42形成有开 口部42c。在该半导体装置3中，如图13所示，在栅电极42形成有开口部42c，
其到达位于沟槽部16的底面的栅绝缘膜17。还有，将栅电极42中与栅绝 缘膜17接触的部分以外的部分的最上端42b配置在砷离子相对于栅绝缘 膜17的粒子射程X1更高的位置。并且，构成为使栅电极42中与栅绝 缘膜17接触的部分的上端部42a位于粒子射程Xl以上的深度的位置X3。 此外，栅电极42的上端部42a形成为近似圆弧形状。在第三实施方式中，如上所述，通过在栅电极42形成开口部42c，栅 电极42与栅绝缘膜17的接触面积减小与开口部42c对应的部分。因此， 可减小栅电极42的电容。由此，能进行半导体装置3的高速化，并且能 减小半导体装置3的耗电。此外，本次公开的实施方式均为例示并不应认为是限制。本发明的范 围并非由上述实施方式的说明表示，而是由技术方案的范围表示，进而包 含与技术方案的范围均等意义和范围内的所有变更。例如，在上述第一实施方式中，表示了栅电极18的上表面18a形成 为凹陷的形状的例子，但本发明并不限定于此，如图14所示，可如第一 变形例那样，使栅电极43的上表面43b形成为平坦的形状。还有，也可 如图15所示的第二变形例那样，栅电极44的上表面44b形成为朝向与栅 绝缘膜17接触的方向隆起的形状。此外，在第一变形例和第二变形例中， 均与上述第一实施方式同样，栅电极43和栅电极44的与栅极绝缘膜17 接触的部分的上端部43a和44a，形成为从半导体装置4和5的上表面上 注入的砷离子相对于栅绝缘膜17的粒子射程XI以上的深度的位置、且位 于比N+型源极扩散层15的下表面的深度位置X2靠上的位置X3。
权利要求
1、一种半导体装置，具备形成在半导体基板的主表面上的沟槽部；形成在所述沟槽部的表面上的绝缘膜；按照与所述沟槽部内的所述绝缘膜接触的方式形成的栅电极；和按照与所述沟槽部邻接的方式形成的源极杂质区域；与所述栅电极的所述绝缘膜接触的部分的上端部位于以下位置，即为了形成所述源极杂质区域而从所述半导体基板的表面上导入的杂质相对于所述绝缘膜的粒子射程以上深度的位置，且位于比所述源极杂质区域的下表面靠上的位置。
2、 根据权利要求1所述的半导体装置，其中，所述栅电极的与所述绝缘膜接触的部分的上端部具有近似圆弧的形状。
3、 根据权利要求2所述的半导体装置，其中，所述栅电极中与所述绝缘膜接触的部分以外的部分的所述栅电极的 最上端，被配置在比所述杂质相对于所述绝缘膜的粒子射程的深度更高的 位置，所述栅电极的与所述绝缘膜接触的部分位于所述粒子射程以上的深 度的位置。
4、 根据权利要求1所述的半导体装置，其中，在所述栅电极形成有开口部，其到达位于所述沟槽部的底面的所述绝 缘膜。
5、 根据权利要求1所述的半导体装置，其中，形成在所述沟槽部的表面上的所述绝缘膜形成为还延伸到所述沟槽 部外的所述半导体基板的主表面。
6、 根据权利要求1所述的半导体装置，其中， 所述栅电极的上表面按照中央部分凹陷的方式形成。
7、 根据权利要求l所述的半导体装置，其中， 所述栅电极的上表面平坦地形成。
8、 根据权利要求1所述的半导体装置，其中，所述栅电极的与所述绝缘膜接触的部分的上端部形成为比所述栅电 极的中央部分更高。
9、 根据权利要求1所述的半导体装置，其中，还具备沟道杂质区域，其形成在所述源极杂质区域的下表面下，构成导电型与所述源极杂质区域不同的沟道区域；和漏极杂质区域，其形成在所述沟道杂质区域的下表面下，导电型与所述源极杂质区域相同；所述沟槽部形成为贯通所述源极杂质区域、所述沟道杂质区域和所述漏极杂质区域。
10、 根据权利要求9所述的半导体装置，其中，所述栅电极的杂质浓度构成为比所述源极杂质区域的杂质浓度和所述沟道杂质区域的杂质浓度更大。
11、 一种半导体装置的制造方法，包括 在半导体基板的主表面上形成沟槽部的工序；在所述沟槽部的表面上形成绝缘膜的工序；按照与所述沟槽部内的所述绝缘膜接触的方式形成栅电极的工序；和 按照与所述沟槽部邻接的方式，通过向所述半导体基板的表面离子注 入杂质而形成源极杂质区域的工序；形成所述栅电极的工序包括如下工序按照使所述栅电极的所述绝缘膜接触的部分的上端部位于所述被离子注入的杂质相对于所述绝缘膜的 粒子射程以上深度的位置、且位于比所述源极杂质区域的下表面靠上的位 置的方式，形成所述栅电极。
12、 根据权利要求ll所述的半导体装置的制造方法，其中， 形成所述栅电极的工序包括如下工序通过ECR等离子体蚀刻使所述栅电极的与所述绝缘膜接触的部分的所述上端部形成为近似圆弧形状。
13、 根据权利要求12所述的半导体装置的制造方法，其中， 形成所述栅电极的工序包括将所述栅电极中与所述绝缘膜接触的部分以外的部分的所述栅电极的最上端配置在比所述杂质相对于所述绝缘膜的粒子射程的深度更高的位置的工序；和将所述栅电极的与所述绝缘膜接触的部分形成在所述粒子射程以上的深度的位置的工序。
14、 根据权利要求ll所述的半导体装置的制造方法，其中， 形成所述栅电极的工序包括开口至位于所述沟槽部的底面的所述绝缘膜的工序。
15、 根据权利要求ll所述的半导体装置的制造方法，其中， 还包括在所述源极杂质区域的下表面下，形成构成沟道区域的沟道杂质区域 的工序，该沟道区域的导电型与所述源极杂质区域不同；在所述沟道杂质区域的下表面下，形成导电型与所述源极杂质区域相同的漏极杂质区域的工序；和将所述沟槽部形成为贯通所述源极杂质区域、所述沟道杂质区域和所 述漏极杂质区域的工序。
16、 根据权利要求15所述的半导体装置的制造方法，其中， 形成所述栅电极的工序包括将所述栅电极的杂质浓度形成为比所述源极杂质区域的杂质浓度和所述沟道杂质区域的杂质浓度更大的工序。
全文摘要
一种半导体装置，具备沟槽部、在沟槽部的表面上形成的绝缘膜、栅电极、源极杂质区域，栅电极的与绝缘膜接触的部分的上端部位于为了形成源极杂质区域而从半导体基板的表面上导入的杂质相对于绝缘膜的粒子射程以上深度的位置，且位于比源极杂质区域的下表面靠上的位置。由此，获得能抑制栅绝缘膜的绝缘耐压降低并能抑制制造工艺复杂化的半导体装置。
文档编号H01L29/78GK101211974SQ20071018657
公开日2008年7月2日 申请日期2007年12月12日 优先权日2006年12月27日
发明者山冈义和, 岛田聪, 笹田一弘, 藤田和范 申请人:三洋电机株式会社