半导体元件的制作方法

专利名称：半导体元件的制作方法
技术领域：
本发明涉及包含逻辑电路、静态随机存取存储器(Static Random Access Memory, SRAM)、及动态随机存取存储器(Dynamic Random Access Memory, DRAM)的集成电路。且特别涉及形成含有静态随机存取存储器及动态随机 存取存储器区、逻辑区、及I/O区的系统单芯片(system-on-a-chip,SOC)的
方法。本发明还涉及以上述方法形成的半导体元件。
背景技术：
随着集成电路的发展，使用系统单芯片(system-on-a-chip，SOC)的设计 来增进许多应用的性能已变得越来越普遍。系统单芯片借着将许多功能性区 块(functional block)整合至单一芯片中来增进系统性能。将存储器的大区 块内嵌至系统单芯片中可加速大量数据的存取，且可保有较好的数据完整度。 这样的系统结构与使用外部存储器的结构相比，还可节省芯片面积并消耗较 少的功率。内嵌有存储器的系统单芯片在低功率应用中是非常有利的，例如 可应用在移动/可携式元件及多媒体产品上。
作为一种可靠且经过验证的技术，静态随机存取存储器(SRAM)直觉 地被选来内嵌至系统单芯片中，这是因为内嵌SRAM的工艺与传统CMOS 的工艺是完全相容的。所以，将SRAM整合至系统单芯片中不会对于传统的 CMOS工艺增加太多复杂度。
图1显示传统的六晶体管静态随机存取存储器单元(SRAM cell) 5。在 静态随机存取存储器单元5中，第一反相器2(包括PMOS晶体管PI及NMOS 晶体管Nl)与第二反相器4 (包括PMOS晶体管P2及NMOS晶体管N2) 交叉耦合(cross-coupled)。每个晶体管的源极、漏极、及栅极分别标以"S"、 "D"、及"G"。晶体管P1及N1的栅极电极与晶体管P2及N2的源极区 构成第二储存节点(storage node) "A"。晶体管P2及N2的栅极电极与晶 体管P1及N1的源极区构成第一储存节点"B"。晶体管P1及P2的漏极与
晶体管Nl及N2的漏极分别与电源电压VDD及接地GND连接。在运行期 间，数据借着首先活化连接至存取晶体管N3及N4的字线WL而写入静态随 机存取存储器单元5。接着，承载在位线BL的数字位(digital bit)将传送至 第一储存节点"B"，而位线BL上的互补位(complementarybit)将传送至 第二储存节点"A"。这样的状态持续直到新的数据输入存取晶体管N3及 N4。
图2显示动态随机存取存储器单元(DRAM cell) 10。数字位可借着首 先活化连接至存取晶体管20的栅极电极的字线WL而存入动态随机存取存 储器单元10。接着，承载于位线BL的数值将传送并储存至储存电容(storage capacitor) "C"。动态随机存取存储器单元只消耗很小的功率且只需要很小 的芯片面积。这些优点己使内嵌的动态随机存取存储器成为值得追求的替代 品，尤其是整合更多的存储器至系统单芯片的趋势仍在持续发展。然而，如 本领域技术人员所知，形成动态随机存取存储器10 (特别是储存电容)需要 增加特别的工艺步骤及使用新的材料系统。矛盾的是内嵌的动态随机存取存 储器只能在所增加的新工艺成本能合理反映至系统性能时才可实行。再者， 在一些情况下，新增的工艺步骤对系统单芯片的其他区域可能具有不良的影 响。因此，将动态随机存取存储器的工艺与标准CMOS工艺彼此相容地整合 在一起极为重要。
图3是系统单芯片的部分剖面图，其具有现有技术中的内嵌静态随机存 取存储器单元及动态随机存取存储器单元区、逻辑区、及输入/输出区。在静 态随机存取存储器区中，晶体管P1 (图中未示)的栅极电极"G"通过具有 相较于正方形接点12 (正方形的开口)的尺寸要大许多的接点11而电性连 接至晶体管P2的源极区"S"。接点11跨越晶体管P1的栅极电极与晶体管 P2的源极区，具有通常称作对接接点(butted contact, BTC)的结构。通常， 对接接点ll具有长方形的开口，大约是正方形接点12的两倍大。使用对接 接点11可显著地减少静态随机存取存储器单元中所需的接点数目，借以减少 所需的芯片面积并增强元件的可靠度。相似的方式也可形成对接接点(图中 未示)以连接显示于图1的静态随机存取存储器单元中的晶体管N2栅极电 极与晶体管N1源极区。对接接点被广泛地采用于亟需高记忆密度的内嵌静 态随机存取存储器。
图3的动态随机存取存储器单元区中，储存电容"C"形成在半导体衬
底3及第一导电层M1间的介电层(IDL)中。电容"C"作成杯状以在尽可
能占去最小芯片面积情况下将表面积最大化。杯状电容的制作包括形成第一
金属杯15，沉积介电层16于第一金属杯15上，并接着形成第二金属杯17 于最初的两层(即第一金属杯15的金属层及介电层16)的内侧。第一金属 杯15通过正方形接点12而连接至存取晶体管20的漏极区20d。存取晶体管 20的栅极电极20g电性连接至字线(图中未示)。存取晶体管20的源极区 20s通过正方形接点12连接至形成于第一金属层中的位线25。储存电容"C" 的第二金属杯17连结至板电压(platevoltage) Vcp (图中未示)。在操作期 间，数据借着活化连接至栅极电极20g的字线写入动态随机存取存储器单元 中，并传送位线25上的数字位至储存电容"C"。在现有技术中，蚀刻终止 层13通常形成在介电层(IDL)中，以便蚀刻从而形成储存电容"C"的开 □。
为了在储存电容"C"中达到好的数据留存时间(data retention time)， 需要尽可能大的电容。当已使用高介电常数(high-K)介电材料来形成介电 层16时，进一步的电容增进主要取决于金属杯15及17的表面积。这将导致 在介电层中形成非常深的电容"C"。结果，系统单芯片中的介电层厚度、 对接接点11的深度、及正方形接点12的深度可能到达以传统CMOS工艺制 造的系统单芯片的三到五倍。在介电层中形成上述动态随机存取存储器储存 电容及深接点需要额外的工艺步骤。再者，用以形成深对接接点11及正方形 接点12的干式蚀刻可能造成重大的合格率损失。
首先，由于系统单芯片结构中接点的高长宽比(aspect ratio)，使用干 式蚀刻来形成接点会需要比传统蚀刻工艺长许多时间。在长时间蚀刻工艺期 间，接点开口的边缘上的光致抗蚀剂流失可能变得很严重，以致于传统的"条 纹(striation)"现象可能发生在相邻的接点洞间的表面区。此现象可能造成 相邻的接点间的金属架桥(短路)。例如，显示于图3中的静态随机存取存 储器单元的对接接点11与正方形接点12间的金属架桥(短路)。
其次，在此系统单芯片结构中用以形成接点的蚀刻步骤会相对难以执行。 在现有技术中，用以图案化接点开口的光掩模设计充分运用了蚀刻工艺的操 作宽限度以形成正方形接点开口的接点。当执行相似的蚀刻工艺来形成具有
较大长宽比的接点开口时，蚀刻工艺的操作宽限度将显著地縮小。虽然可建
立符合新的光学邻近修正(optical proximity correction, OPC)模型的新光掩 模来解决此深接点开口的问题。然而，开发这种新光掩模模型是另一挑战， 这是因为此模型不但包括非常深的蚀刻轮廓，且包括不同形状的接点开口(正 方形接点开口及长方形对接开口)。用以创造此模型的逻辑处理必须执行复 杂且耗时耗资的运算。最终，上述的负面影响将随着更新的科技世代而更为 恶化。
有鉴于上述问题及其他现有技术中在整合DRAM工艺与传统的CMOS 工艺时发生的问题，业界亟需改良的或新颖的系统单芯片结构及其制法，其 中DRAM的整合不需增加复杂及有错误倾向的工艺步骤，而仅对整体系统单 芯片合格率造成微小的冲击。

发明内容
本发明提供一种半导体元件，包括半导体衬底，其具有第一导电区、 第二导电区、及第三导电区；形成于半导体衬底上的介电层；形成于介电层 的表面上的第一导电元件及第二导电元件；形成于介电层中的第一接点，其 连接第一导电区至第一导电元件；以及形成于介电层中的第二接点，其包括 邻接第二导电区和第三导电区的底端部分以及连接至第二导电元件的顶端部 分，其中底端部分的尺寸实质上大于顶端部分。
上述半导体元件中，该导电区可为MOS晶体管的栅极区、源极区、或 漏极区。
上述半导体元件中，该介电层可为低介电常数材料，具有小于约3.5的 介电常数。
上述半导体元件中，该第一接点及第二接点可包括钩插塞。 上述半导体元件中，该第二接点的该顶端部分可至少为该底端部分的两 倍深。
本发明还提供一种半导体元件，包括半导体衬底，其具有逻辑区及静 态随机存取存储器单元区；形成于半导体衬底上的介电层；形成于介电层的 表面上的第一导电元件及第二导电元件；形成在逻辑区中的第一 MOS晶体 管，其包括第一导电区；形成在静态随机存取存储器单元区中的第二 MOS
晶体管，其包括第二导电区及第三导电区；形成在介电层中的第一接点，将 第一导电区连接至第一导电元件；以及形成在介电层中的第二接点，包括邻 接第二导电区和第三导电区的底端部分以及连接至第二导电元件顶端部分， 其中底端部分的尺寸实质上大于顶端部分。
上述半导体元件还可包括动态随机存取存储器单元区。
上述半导体元件中，该动态随机存取存储器单元区的储存电容可为金属-绝缘体-金属电容，形成在该第二介电层中。
上述半导体元件中，该静态随机存取存储器单元区中的该第二导电区可
为一MOS晶体管的栅极区，而该第三导电区可为另一MOS晶体管的源极/ 漏极区。
上述半导体元件中，该第二接点的该顶端部分可至少为该底端部分的两 倍深。
上述半导体元件中，该底端部分的尺寸可至少约为该顶端部分的两倍大。 本发明可整合动态随机存取存储器而无需增加复杂及有错误倾向的工艺
步骤，且仅对整体系统单芯片合格率有微小冲击。
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举
出优选实施例并配合附图作详细说明。


图1显示现有技术中的静态随机存储器单元。
图2显示现有技术中的动态随机存储器单元。
图3显示现有技术中的系统单芯片接点结构的剖面图。
图4-图6显示优选实施例的系统单芯片接点结构的一系列工艺剖面图。
其中，附图标记说明如下
5 静态随机存取存储器单元；2 第一反向器；Pl、 Nl、 P2、 N2、 20 晶
体管；S 源极；D 漏极；G 栅极；A 第二储存节点；B 第一储存节点；VDD 电源电压；GND 接地；WL 字线；BL、 25 位线；10 动态随机存取存储器 单元；C 储存电容；12、 11~接点；3 半导体衬底；Ml 第一导电层；IDL 介电层；15 第一金属杯；16 介电层；17 第二金属杯；20d 漏极区；20g 栅极区；20s 源极区；13 蚀刻终止层；8 硅化层；IDL 1 第一介电层；12a、
llb、 12b 正方形接点开口； 11a 长方形接点开口； IDL—H 第二介电层；14 开口； IDL—IH 第三介电层。
具体实施例方式
以下将讨论本发明优选实施例的制造及其使用方式。然而，应注意的是 本发明提供了许多可应用的发明概念，这些发明概念可用许多特定形式实施。 此处所讨论的特定实施例仅用以说明本发明的一特定制造及使用方式，不可 用以限制本发明的范围。
本发明将以特定情况中的优选实施例来叙述，即改良的系统单芯片
(SOC)结构及其制法。此SOC结构包括静态随机存取存储器(SRAM)及 动态随机存取存储器(DRAM)区、逻辑区、及输入/输出区。动态随机存取 存储器区的整合不包括增加复杂且有错误倾向的工艺步骤。额外的工艺步骤 将仅对整体SOC合格率造成微小的冲击。为了叙述清楚并避免重复，图1-图3中用以描述现有技术的相似的附图标记及字母也将用以描述后面附图中 的元件。同样地，图l-图3所描述的附图标记将不再仔细描述。
首先如图4所示，提供半导体衬底3。在一优选实施例中，半导体衬底3 是具有所需掺杂浓度的硅衬底。在其他实施例中，半导体衬底3可为硅锗、 砷化镓、化合物半导体、多层半导体、绝缘层上硅(SOI)、绝缘层上锗(Ge01)、 其相似物、或前述的组合。在半导体衬底3上定义出静态随机存取存储器单 元区、逻辑区、动态随机存取存储器单元区、及输入/输出区。在半导体衬底 3上的预定区中使用传统的材料及工艺形成半导体元件，例如动态随机存取 存储器单元中的NMOS存取晶体管20及静态随机存取存储器单元中的 PMOS晶体管P2。在优选实施例中，为了减低栅极电极及扩散区的电阻，可 选择性地以硅化工艺在MOS元件的栅极电极及源极/漏极区上形成硅化层8。 硅化层的材质优选是NiSi2、 CoSi2、 TiSi2、其相似物、或前述的组合。在半 导体衬底3中形成有浅沟槽绝缘(STI)以隔绝邻近的元件。优选在半导体衬 底3中蚀刻浅沟槽来形成浅沟槽绝缘，并以绝缘体填充此沟槽，例如可填充 通过高密度等离子体化学气相沉积法(HDPCVD)或次常压化学气相沉积法
(SACVD)形成的氧化硅。以下的"半导体衬底"指的是起始的半导体衬底 3，而"衬底"指的是在优选实施例中的工艺歩骤后所完成的晶圆的表面。 在半导体衬底3上形成有第一介电层IDL—I。在一优选实施例中，IDL—I 是具有一般介电常数的CVD氧化硅。在其他实施例中，第一介电层是掺碳 氧化硅或掺氟硅玻璃(FSG)，其具有小于3.5的介电常数，然而也不排除 其他含C、 O、 H的低介电常数材料。在优选实施例中，第一介电层具有约 2000A至约5000A的厚度。也不排除其他适合形成第一介电层的介电材料及 工艺。提供光掩模MSKJ，以定义对于己形成于半导体衬底3中的半导体元 件的电性连接(接点)。建立MSK—1的光学邻近修正模型，并将各参数例 如接点形状、蚀刻深度、光致抗蚀剂厚度等纳入考虑范围。可使用传统的光 刻工艺，将接点图案转移至半导体衬底3上的第一介电层IDL—I。可在光刻 工艺后执行传统的蚀刻工艺，例如各向异性干式蚀刻，以除去不需要的第一 介电层材料，并在第一介电层IDL—I中形成接点开口。这些接点开口可包括 正方形接点开口 12a，其在半导体元件上露出导电区，例如动态随机存取存 储器单元区中的MOS存取晶体管20的栅极电极20g、源极区20s、或漏极 区20d。正方形接点开口 12a具有设计法则所允许的最小接点开口尺寸。接 点开口也可包括长方形接点开口 (例如两对接正方形接点开口)，例如形成 在静态随机存取存储器单元区中的长方形对接接点开口 lla,其露出MOS晶 体管P1 (图中未示)的栅极电极"G"及另一MOS晶体管P2的源极区"S"。 长方形对接接点开口 lla至少约为最小设计法则所允许的接点开口尺寸的 1.5倍，优选是约为1.5至2.5倍。为了在系统单芯片中达到最大的元件密度， 邻近的接点开口的间距具有设计法则所允许的最小接点-接点间距。之后，可 通过传统的工艺，例如以钨毯覆式CVD在衬底上沉积钨或以选择性CVD在 接点开口中成长钨，在所有的接点开口中形成接点，例如钨插塞(tungsten plug)。在优选实施例中，在形成钨插塞之前，可在接点开口的底部以传统 的工艺形成氮化钛(TiN)层(图中未示)。如此形成的氮化钛层可作为阻 障层以避免不利的影响，例如电迁移(electromigration)。也可用其他适合 的导电材料或工艺来形成接点。形成在正方形接点开口 12a的正方形接点提 供对半导体衬底3上的导电区的电性连接，上述导电区例如为MOS晶体管 的栅极电极、源极区、或漏极区。形成在长方形对接接点开口 lla中的对接 接点将半导体衬底3上的导电区连接至另一导电区。以下将这些接点大抵称 作CONTl。之后，对基板表面实施传统的平坦化工艺，例如化学机械研磨
(CMP)工艺，以除去钨插塞上所形成的多余的钨金属及形成于基板表面的 钨颗粒，借以提供大抵平坦的基板表面以利于后续的工艺步骤。
请接着参照图5，以传统的工艺在基板上形成材质优选为氮化硅或氮氧
化硅的蚀刻终止层13。在蚀刻终止层13上形成第二介电层IDL—II。在优选 实施例中，第二介电层IDL一II是通过通过传统的沉积工艺形成的，第二介电 层IDL一II中的介电材料与第一介电层IDL—I相同。也不排除以其他适合的介 电材料及工艺来制造第二介电层IDL一II。在优选实施例中，第二介电层IDL—II 具有约5000A至约20000A的厚度。之后，使用传统的光刻及蚀刻工艺在第 二介电层IDLjI中形成开口 14，并在开口 14中形成金属-绝缘体-金属结构 的DRAM储存电容"C"。储存电容"C"制成杯状，以尽可能在占据最小 芯片面积的情形下将储存电容的表面积最大化。储存电容的形成方式是借着 传统的沉积、光刻、及蚀刻工艺在衬底上形成第一金属层，并将第一金属层 图案化以形成第一金属杯15。第一金属杯15的适合材料可包括单元素金属、 金属化合物、金属合金、或以单层或多层结构形成的前述材料的组合。在现 阶段工艺之后，第一金属杯15通过通过具有正方形接点开口 12a的接点连接 至存取晶体管20的漏极区20d。接着沉积具有高介电常数的材料(例如Al203、 Ta203、 HfO、 Zr02、或前述材料的组合)至衬底上以形成储存电容"C"的 介电层16。介电层16优选尽可能具有最小的厚度，以在电容板间提供所需 的巨大电容。接着在衬底上形成第二金属层，并将第二金属层图案化以形成 第二金属杯17。用以形成第二金属杯17的导电材料及工艺与用以形成第一 金属杯15的材料与工艺相同，但也不排除不同的导电材料及工艺。最后，在 衬底上形成第三介电层IDL—III以与邻近的储存电容隔离。在优选实施例中， 第三介电层IDL—III以用以形成第二介电层IDL—II及第一介电层IDL—I的相 同材料及工艺来形成，并具有约500A至约3000A的厚度。
现在请参照图6，在形成储存电容"C"之后，可使用其他光刻工艺将第 二接点图案转移至衬底上的第三介电层IDL—III的表面。第二接点图案用以 在第二介电层及第三介电层上制造接点开口，并形成对第一介电层中的先前 形成的第一接点C0NT1的电性连接。为了简化叙述，形成在第二介电层 IDLJI及第三介电层IDL一III中的接点以下将大抵称作CONT2。理想情况下， 为了节省芯片面积并避免在第一介电层IDL I与第二介电层IDL II间的界面
发生短路，CONT2需要良好地与C0NT1对齐并堆叠在CONT1的表面上。 在优选实施例中，采用先前用以形成CONT1的光学邻近修正模型来形成定 义CONT2图案的光掩模，且以正方形接点开口 12a的图案替换先前光学邻 近修正模型中的长方形对接接点开口 lla的图案。这个步骤提供许多优点。 其一，本发明的光学邻近修正模型的建立可显著地简化，这是因为本发明的 光学邻近修正模型可只包括对先前的光学邻近修正模型作微小的变化。因此， 形成光掩模的难度与成本可显著地减小。其二，以此形成的具有正方形接点 开口 llb的接点(此接点堆叠于静态随机存取存储器单元区中的具有长方形 对接接点开口 lla的接点表面上)可显著地减低潜在的静态随机存取存储器 单元合格率损失风险。从一观点来看，既然具有正方形接点开口 llb与邻近 的具有正方形接点开口 12b的接点间的间距大于最小设计法则所允许的接点 间距，在衬底表面上对接接点与正方形接点间潜在的由光刻错误造成的短路 即可减少或甚至避免。从另一观点来看，因为本发明在动态随机存取存储器 单元区中的C0NT2结构更能容许发生在光刻工艺期间的CONT1与C0NT2 间的不对齐，所以在第一介电层IDL一I与第二介电层IDL一II的界面上的具有 正方形接点开口 llb与12a的接点间的潜在的短路风险即可减小或避免。其 三，蚀刻工艺的操作宽限度可显著地放大，这是因为本发明的蚀刻方法只需 调整成符合C0NT2的高长宽比情况，相对而言不需考虑制造不同形状接点 的蚀刻轮廓所面临的问题。因此，用以形成较深电容的蚀刻配方可轻易地达 成。本领域技术人员应当能够轻易地了解优选实施例的上述及其他优点。
可使用传统的光刻工艺将C0NT2的图案转移至衬底上。在光刻工艺后， 可执行传统的蚀刻工艺，例如各向异性的干式蚀刻工艺，以除去不需要的第 一介电层IDL—II及第二介电层IDL一m的材料，并在第一介电层及第二介电 层中形成接点开口。可执行传统的接点形成工艺(例如以钩毯覆式CVD或 选择性CVD成长钨来形成钨插塞)来填充接点开口。也可使用其他适合的 接点金属(例如铝或铜)及其传统的形成工艺。在优选实施例中，在形成钨 插塞前，可通过传统的工艺在CONT2的底部上形成氮化钛层(图中未示)， 以避免不利的影响，例如电迁移。可在衬底表面上执行传统的平坦化工艺， 例如化学机械研磨工艺，以除去形成于接点上的多余妈金属及形成于衬底表 面上的钨颗粒，借以提供大抵平坦的衬底表面，以利于后续的工艺步骤。在形成CONT2之后，在动态随机存取存储器单元区中的储存电容"C"的第二 金属杯17可通过正方形接点电性连接至板电压Vcp (图中未示)。最后，在
衬底上沉积金属层，并以传统的沉积、光刻、蚀刻、及平坦化工艺将该金属
层图案化，以在系统单芯片中形成第一导电层Ml。所完成的系统单芯片结 构显示于图6。
虽然本发明已以数个优选实施例公开如上，然而上述优选实施例并非用 以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神 和范围内，应当可作任意的更动与修改。例如，在其他实施例中，第一介电 层IDL一I可仅具有约800A至约1500A的厚度，而第二介电层IDL_II则具有 约7500A至约1卯00A的厚度。此系统单芯片结构提供DRAM储存电容更大 的金属杯表面积，因此能够进一步提升DRAM CELL的性能。在另一实施例 中，可通过通过传统的铜双镶嵌工艺来形成C0NT2及M1，借以降低工艺成 本并在系统单芯片中提供更快的导电层。在另一实施例中，CONT2及Ml可 分别以单镶嵌工艺来形成。与其他实施例相同，本领域技术人员应当能够轻 易地了解，在不脱离本发明的精神及范围内，所使用的材料、工艺步骤、及 工艺参数可作任意的更动与修改，因此本发明的保护范围应以所附权利要求 为准。
权利要求
1.一种半导体元件，包括半导体衬底，具有第一导电区、第二导电区、及第三导电区；介电层，形成于该半导体衬底上；第一导电元件及第二导电元件，形成于该介电层的表面上；第一接点，形成于该介电层中，将该第一导电区连接至该第一导电元件；以及第二接点，形成于该介电层中，包括邻接该第二导电区及该第三导电区的底端部分及连接至该第二导电元件的顶端部分，其中该底端部分的尺寸实质上大于该顶端部分。
2. 如权利要求1所述的半导体元件，其中该导电区是MOS晶体管的栅 极区、源极区或漏极区。
3. 如权利要求1所述的半导体元件，其中该介电层是低介电常数材料， 具有小于约3.5的介电常数。
4. 如权利要求1所述的半导体元件，其中该第一接点及第二接点包括钨 插塞。
5. 如权利要求1所述的半导体元件，其中该第二接点的该顶端部分至少 为该底端部分的两倍深。
6. —种半导体元件，包括半导体衬底，具有逻辑区及静态随机存取存储器单元区； 介电层，形成于该半导体衬底上；第一导电元件及第二导电元件，形成于该介电层的表面上； 第一MOS晶体管，形成在该逻辑区中，包括第一导电区； 第二MOS晶体管，形成在该静态随机存取存储器单元区中，包括第二导电区及第三导电区；第一接点，形成在该介电层中，且将该第一导电区连接至该第一导电元件；以及第二接点，形成在该介电层中，包括邻接该第二导电区及该第三导电区 的底端部分以及连接至该第二导电元件的顶端部分，其中该底端部分的尺寸 实质上大于该顶端部分。
7. 如权利要求6所述的半导体元件，还包括动态随机存取存储器单元区。
8. 如权利要求6所述的半导体元件，其中该动态随机存取存储器单元区的储存电容是金属-绝缘体-金属电容，形成在该第二介电层中。
9. 权利要求6所述的半导体元件，其中该静态随机存取存储器单元区中 的该第二导电区是一 MOS晶体管的栅极区，而该第三导电区是另一MOS晶 体管的源极/漏极区。
10. 如权利要求6所述的半导体元件，其中该第二接点的该顶端部分至 少为该底端部分的两倍深。
11. 如权利要求6所述的半导体元件，其中该底端部分的尺寸至少约为 该顶端部分的两倍大。
全文摘要
本发明提供一种新颖的系统单晶片结构、半导体元件及其制造方法。系统单芯片包括逻辑区、静态随机存取存储器区、及动态随机存取存储器区。动态随机存取存储器单元中的储存电容形成在金属-绝缘体-金属结构中的第一介电层中，其具有巨大的垂直表面积。形成在第一介电层的对接接点包括在静态随机存取存储器单元中接合至第一及第二导电区的底端部分与连接至第一金属层的垂直排列顶端部分。顶端部分具有实质上比底端部分更深的深度且实质上较小的尺寸。形成此系统单芯片结构不需增加复杂且有错误倾向的额外工艺于已知的CMOS工艺中，因此对整体系统单芯片的合格率的冲击很微小。
文档编号H01L27/04GK101188238SQ20071019322
公开日2008年5月28日 申请日期2007年11月20日 优先权日2006年11月21日
发明者丁国强, 曾国权, 王铨中, 白志阳, 蒋敏雄 申请人:台湾积体电路制造股份有限公司