专利名称：相变化存储元件及其制造方法
技术领域：
本发明涉及一种存储装置及其制造方法，特别有关于一种相变化存储装 置及其制造方法。
背景技术：
相变化存储(phase change memory, PCM)为64MB以下 一 代独立 (stand-alone)非易失性存储的重要候选元件，该元件结构如何能够产生最佳的 元件电热特性将是决定相变化存储能否取代闪存(flash memory)成为主流的 重要研发方向。然而如何能够利用相同的存储半导体制造技术产生存储密度 更高的非易失性存储是重要的发展方向。
为了增加存储的储存能力， 一般来说，有两个方向可达到该目的(1) 在相同的单位面积上形成更多的存储单元，换言之，增加存储的集成度；(2) 在单一存储单元内储存多元的字节(multi-bit value)。然而，自从微影蚀刻工 艺上限制，同时限制了存储单元的微形化，因此使得在不大幅增加工艺复杂 度的前提下，增加存储集成度是困难且不可行的。
为了使单一存储单元内储存多个字节，美国专利第US 6,927,410 B2号 提供一种具有多层分离相变化材料层的存储装置。请参照图1，该存储装置 18包含下电极28、多个相变化材料层22形成于该下电极28之上、以及多 个介电层24形成于任两相邻的相变化材料层22之间，以将该多个相变化材 料层22分离，其中，该多个介电层24及相变化材料层22构成了多位可编 程结构20。请参照图2，当提供不同时间长度的电流至上下电极26及28时 (不同数目的加热脉沖)，会对该多个相变化材料层22形成不同程度的结晶化 30，当所提供的电流时间愈久(力。热脉沖的数目愈多)，就愈多层相变化材料 转变成结晶相30，电阻也就愈低，如此一来，该存储装置18可藉由外加电 流的编程，来形成多个字节。在该存储装置18中，存储的位值数目取决于 相变化材料层22的数目。
然而，上述现有存储装置18为形成不同的位值，在进行编程时，需要
6对不同的存储单元提供不同强度的电流或不同的加热时间，如此一来，除了 需要针对每一存储单元耦接控制单元外，且由于结晶后相变化材料层其电阻
值的漂移，可能会使得存储单元产生错误，导致所储存的数据丧失。除此之 外，最重要的是该存储装置的前一 申请中存储愈多位就需镀膜相变化薄膜愈 多层。这对于成本及竟争性的考量下，多位存储优势被镀膜及图形化
(Patteming)成本掩盖。同时，蚀刻工艺将会较为复杂。较为理想及成本优势 的制造方式是利用原来单层的相变化存储材料薄膜来形成多位存储架构。
基于上述，为解决上述问题，需要一种新颖的半导体装置，具有多位 (multi-bit)的存储单元，以提升存储储存能力。
发明内容
本发明提供一种相变化存储元件，包括下电极；杯状导电结构，其中 该杯状导电结构的底部与该下电极电连接，且该杯状导电结构具有不同的侧 壁厚度；相变化材料间隙壁，该相变化材料间隙壁分别与该不同厚度的杯状 导电结构侧壁4妻触；以及，上电极，与该相变化材料间隙壁电连接。
根据本发明另一实施例，该相变化存储元件，包括下电极；杯状导电 结构，其中该杯状导电结构的底部与该下电极电连接；同时具有掺杂区域及 非掺杂区域的相变化材料间隙壁，其中该相变化材料间隙壁分别以该掺杂区 域及该非掺杂区域与杯状导电结构的不同侧壁4妻触；以及，上电极，与该 相变化材料间隙壁电连接。
此外，本发明亦提供一种相变化存储元件的制造方法，包括下列步骤 提供基板，其上具有下电极；形成具有第一开口的第一绝缘层于该基板之上， 其中该开口露出该下电极上表面；顺应性形成导电层于该基板上，并填入该 第一开口，且形成第二开口；坦覆性形成第二绝缘层于该基板之上，并填满 该第二开口；移除该第二开口内的部分第二绝缘层，使残留的第二绝缘层覆 盖该第二开口内导电层的底部及至少一侧壁；对未被第二绝缘层覆盖的导电 层进行微削工艺，使得未被第二绝缘层覆盖的导电层及被第二绝缘层覆盖的 导电层具有不同的厚度；坦覆性形成第三绝缘层，并进行平坦化处理，使得 该导电层经平坦化处理后，形成具有不同侧壁厚度的杯状导电结构；以及形 成相变化材料间隙壁，其中该相变化材料间隙壁分别与该杯状导电结构的不 同厚度的侧壁接触。
7此外，本发明亦提供另一种相变化存储元件的制造方法，包括下列步骤 提供基板，其上具有下电极；形成杯状导电结构与该下电极电连接；形成相 变化材料间隙壁，该相变化材料间隙壁具有掺杂区域及非掺杂区域，其中该 相变化材料间隙壁分别以该掺杂区域及该非掺杂区域与杯状导电结构的不 同侧壁4妄触；以及，形成上电极，与该相变化材料间隙壁电连接。
以下通过数个实施例及比较实施例，以更进一步说明本发明的方法、特 征及优点，但并非用来限制本发明的范围，本发明的范围应以权利要求为准。
图1及2为现有的相变化存储装置。
图3a、 4a、 5a、 6a、 7a、 8a、 9a、 10a、 lla、 12a、及13a为本发明一优 选实施例的半导体装置的工艺俯视图。
图3b、 4b、 5b、 6b、 7b、 8b、 ％、 10b、 llb、 12b、及13b分别为沿图 3a、 4a、 5a、 6a、 7a、 8a、 9a、 10a、 lla、 12a、及13a的A-A，切线的工艺
剖面图。
图4c、 5c、 6c、 7c、 8c、 9c、 10c、 llc、 12c、及13c图分别为沿图3a、 4a、 5a、 6a、 7a、 8a、 9a、 10a、 lla、 12a、及13a的B-B，切线的工艺剖面图。
图14为本发明另一优选实施例的俯视图，用以说明该图形化光刻胶可 具有其它形状设计。
图15a为本发明又一优选实施例所述的相变化存储工艺的俯视图。 图15b为沿图15a的B-B，切线的剖面图。
图16a及17a为本发明又其它优选实施例所述的相变化存储工艺的俯视图。
图16b及17b为分别沿图16a及图17a的B-B，切线的剖面图。 图18a为本发明另其它优选实施例所述的相变化存储工艺的俯视图。 图18b及18c为分别沿图18a的A-A，及B-B，切线的剖面图。 附图标记说明
存储装置 18; 多位可编程结构 20; 相变化材料层 22; 介电层 24; 上电4及 26; 下电^l 28;结晶化 30;基板 100;
下电极 102;绝缘层 104;
残留绝缘层 104a;介电层 106;
图形化光刻胶层 108;开口 110;
导电层 112;经微削工艺的导电层 112a;
杯状结构的导电层 113;开口 114;
绝缘层 116;残留绝缘层 116a;
图形化光刻胶层 118;开口 120;
绝缘层 122;残留绝缘层 122a;
绝缘材料层间隙壁 124;掺杂的绝缘层间隙壁 124a;
相变化材料间隙壁 126;掺杂的相变化材料间隙壁 126a;
上电极 128;第一上电极 128a;
第二上电极 128b;第一上电极的右缘 129a;
第二上电极的左缘 129b;下绝缘层 130;
电极结构 132;较小的杯状导电层 134;
方形杯状结构 150;宽度 D1;
厚度 D2、 D3、 D4、 D5、D6。
具体实施例方式
以下利用工艺俯视及剖面图，以更详细地说明本发明实施例的半导体装 置及其制造方法。在本发明各实施例中，相同的符号表示相同或类似的元件。
首先，请参考图3a,其显示本发明一实施例的半导体装置的工艺俯视图； 请参考图3b,其显示本实施例的半导体装置沿图3a A-A，切线的剖面图。首 先，提供基板IOO。在本实施例中，基板100可为硅基板。在其它实施例中， 可利用锗化硅(SiGe)、块状半导体(bulk semiconductor)、应变半导体(strained semiconductor) 、 4匕合物半导体(compound semiconductor)、纟色纟彖层上j隻石圭 (silicon on insulator, SOI)，或其它常用的半导体基板。
接着，于基板100上形成多个下电极102，并形成绝缘层104覆盖该基 板，其中任两下电极102被绝缘层104所隔开。该绝缘层104可为低温氧化 层，例如氧化硅层，可利用低压化学气相沉积法(low pressure chemical vapor deposition, LPCVD)等薄膜沉积方式，厚度例如介于lOOnm至2000nm,例如为400nm。在本实施例中，下电极102可为任何适用的金属导电材料，例 如Ru、 Ir、 Rh、 Al、 Co、 W、 Mo、 Ti、 Ta、 Au、上述金属的合金、 上述金属的叠层、上述金属的导电氮化物、上述金属的导电氧化物、或其组 合。
接着，请参照图4a及4b所示，形成多个彼此平行的图形化介电层106 于该绝缘层104上，该介电层106沿第一方向延伸，接着，形成多个彼此平 行的图形化光刻胶层108于该绝缘层104及部分介电层106上，其中该图形 化光刻胶层108沿第二方向延伸，且该第一方向与该第二方向垂直。请参照 图4c,显示沿图4a的B-B，切线的剖面图，由图可知，该介电层106与该光 刻胶层108垂直。值得注意的是，该介电层106的材质与该绝缘层104不同， 举例而言可为低温氮化层，例如氮化硅层，厚度例^口可为50 500nm， 例如IOO亂
接着，请参照图5a、 5b及5c所示，以该介电层106与该光刻胶层108 作为蚀刻掩模，蚀刻该绝缘层104，形成开口 110,以露出该下电极102的 上表面。值得注意的是，在此蚀刻步骤中，该蚀刻工艺对于绝缘层104的蚀 刻速度系为对介电层106的蚀刻速度的五倍以上。当蚀刻完成该绝缘层104， 移除残留的介电层106及光刻胶层108。
接着，请参照图6a、 6b及6c所示，顺应性形成导电层112于上述结构， 并填入该开口 110以与该下电极102的上表面电接触，并形成较小的开口 114。该导电层112的厚度D2例^口介于5-100nm，例如为50nm,其材质可 为任何适用的金属导电材料，例如Ru、 Ir、 Rh、 Al、 Co、 W、 Mo、 Ti、 Ta、 Au、上述金属的合金、上述金属的叠层、上述金属的导电氮化物、上 述金属的导电氧化物、或其组合。
接着，请参照图7a、 7b及7c所示，坦覆性形成绝缘层116于该导电层 112上，并填满该开口 114。该绝缘层116例io可为低温氧化层，例如氧化 娃层，可利用《氐压化学气相沉积法(low pressure chemical vapor deposition, LPCVD)等薄膜沉积方式，其厚度例嗦口可介于100-500nm之间，例如为 250nm。
接着，请参照图8a、 8b及8c所示，形成多个彼此平行的图形化光刻胶 层118,沿着该第二方向延伸，覆盖该部分该开口 114。其中，请参照图8c， 该图形化光刻胶层118与该开口 114重叠的宽度Dl例如介于5-200nm之
10间，例如100nm。 Dl的大小取决于开口 114的大小，Dl可以/人遮蔽开口 114 一边的112金属侧壁的微量宽度延伸至另一边金属侧壁不遮住的宽度为止均 可。 一般D1宽度为114开口的一半宽度。形成该光刻胶层118的目的在于 遮蔽部分绝缘层116，其覆盖部分形成于开口 110内的导电层112上，用以 保护该导电层112不受后续微削工艺的影响。
接着，请参照图9a、 9b及9c所示，以该图形化光刻胶层118作为蚀刻 掩模，蚀刻该绝缘层116,并于该开口 114底部残留部分绝缘层116a。在此 步骤中，除了在该开114底部残留部分绝缘层116a，其它形成于该导电层 112上的绝缘层116皆被移除，露出该导电层I12表面。其中，值得注意的 是，该残留绝缘层116a的厚度与该开口的深度比，可例如为1:4或更高(例 如1:10)。只要下电极102薄膜厚度不被过度蚀刻(Over-Etching)导致断线， 残留绝缘层116a完全被蚀刻去除至下电极102亦可。请参照图9c，由图中 可知，该残留绝缘层116a覆盖该开口 114的底部表面，及一侧的侧壁，遮 蔽该导电层112。在此步骤所使用的蚀刻方式可为'干法蚀刻工艺。
接着，请参照图10a、 10b及10c所示，对棵露出的导电层112进行微 削工艺(trimming process),以降低该棵露出的导电层112的厚度，所得的经 微削工艺的导电层112a具有厚度D3，该厚度D3与该导电层112的原厚度 D2相比，例约为1:2 1:10,该厚度D3例如为5nm。本发明对于所使用 的微削工艺并无限定，可例如为溶剂微削工艺或干式微削工艺(例如等离 子体微削工艺)。在此，该经微削工艺的导电层112a与该残留绝缘层116a构 成开口 120。
接着，请参照图lla、 llb及llc所示，移除该光刻胶层118,并坦覆性 形成绝缘层122完全填满该开口 120。该绝缘层122可为低温氧化层，例如 氧化娃层，可利用j氐压化学气相沉积法(low pressure chemical vapor deposition. LPCVD)等薄膜沉积方式。
接着，请参照图I2a、 12b及12c所示，对该绝缘层122、残留绝缘层 116a、及导电层112及112a进行平坦化工艺，得到如12c图所示的结构，其 中，经平坦化工艺后，残留绝缘层104a及122a,且该导电层形成具有杯状 结构的导电层113。仍请参照图12c,该杯状结构的导电层113同时具有不 同厚度D2及D3的侧壁。该平坦化工艺可包括化学机械抛光(chemical mechanical polishing, CMP)工艺。最后，请参照图13a、 13b及13c,形成具有双层间隙壁的电极结构132, 沿着该第一方向延伸，覆盖部分的该杯状结构的导电层113。其中，该电极 结构132包含下绝缘层130、上电极128、相变化材料间隙壁126、及绝缘材 料层间隙壁124。绝缘材料层间隙壁124为可选择性(Optional),亦即可以不 绝对必要实施。该上电极128可为任何适用的金属导电材料，例如Ru、 Ir、 Rh、 Al、 Co、 W、 Mo、 Ti、 Ta、 Au、上述金属的合金、上述金属的 叠层、上述金属的导电氮化物、上述金属的导电氧化物、或其组合。该相变 化材料间隙壁126可包括二元、三元或四元硫属化合物(chalcogenide)或其它 非硫属化合物的相变化材料，例如锑化镓(GaSb)、碲化锗(GeTe)、锗-锑-碲合金(Ge-Sb-Te, GST)、银-铟-锑-碲合金(Ag-In-Sb-Te)或其它组合。在本实 施例中，相变化材料间隙壁的厚度例》o是介于lnm至200nm，形成方式 可为物理气相沉积法(physical vapor deposition, PVD)、热蒸镀法(thermal evaporation),月永沖激光蒸镀(pulsed laser deposition)或有机金属化学气相沉积 法(metal organic chemical vapor deposition, MOCVD)等方式；该纟色纟彖才才津+层间 隙壁124可为低温氧化层，例如氧化硅层、氮化硅层、氮氧化硅或此三者任 选的多层堆叠，可利用低温等离子体辅助式化学气相沉积法(plasma enhanced chemical vapor deposition, PECVD)等薄膜沉积方式形成；低溫介于 250-350°C。该下绝缘层130可为氧化硅、氮化硅或其组合，例如，氧化层-氮化物层-氧化层(ONO)或氮化物层-氧化层(NO)或，此外该下绝缘层130也 可包括氧化铝(almninum oxide; A1203)、氧化铪(hafnium oxide, Hf02)、氮氧 化铪(hafnium oxynitride, HfON)、硅酸铪(hafnium silicate, HfSi04)、氧化锆 (zirconium oxide, Zr02)、 氮氧化锆(zirconium oxynitride, ZrON)、 硅酸锆 (zirconium silicate, ZrSi04)、 氧4匕^乙(yttrium oxide, Y203)、 氧4匕4阑(lanthalum oxide, La203)、氧4b4巿(cerium oxide, Ce02)、氧4b4太(titanium oxide, Ti02)、氧 化钽(tantalum oxide, Ta20s)或其组合等高介电常数(high-k,介电常数大于8) 的介电材料。经过上述工艺后，以形成本实施例的相变化存储元件。相变化 材料间隙壁126与杯状结构的导电层113的接触面积，可为相变化材料间隙 壁126与杯状结构的导电层113的侧壁厚度交叉的面积控制，比现有技术利 用微影工艺形成的加热电极产生的面积更小，控制更为精确。此外，该杯状 结构的导电层113的孔径或间距可缩小至微影工艺的极限。
请参照图13c,在单一存储单元内，由于与该相变化材料层间隙壁126接触的杯状结构的导电层113侧壁，具有不同的厚度D2及D3，亦即利用具 有不同面积的该相变化材料间隙壁126与杯状结构的导电层113侧壁交叉区 域，来实现成为多重位的相变化存储单元。
此外，根据本发明另一实施例，在完成图7a所示的步骤后，接续形成 的图形化光刻胶层118，不一定要为长方形(如图8a),亦可具有特定角度(例 如45。)的弯曲，如图14所示，如此一来，也可形成具有不同面积的相变化 材料间隙壁126与杯状结构的导电层113侧壁交叉区域。
再者，根据本发明另一实施例，亦可以利用与该杯状结构导电层113侧 壁交叉的相变化材料间隙壁126是否为掺杂或非掺杂，来达到具有多重位的 相变化存储单元。请参照图15a，对该相变化材料层间隙壁126进行部分的 氮原子(或氧原子、氟原子)掺杂工艺，形成掺杂的相变化材料层间隙壁 126a(与掺杂的绝缘层间隙壁124a)及未摻杂的相变化材料层间隙壁126(与未 掺杂的绝缘层间隙壁124)。请参照图15b,为图15a沿B-B'切线的剖面图， 由图中可知，即使该杯状结构导电层113侧壁具有相同的厚度，该杯状结构 导电层113仍可藉由分别与掺杂或未掺杂的相变化材料层间隙壁126a及126 接触，区隔出具有不同电阻值的导电路径，形成多重位的存储单元。
再者，根据本发明其它实施例，除了如图13a所示，该杯状结构的导电 层113可具有两种不同的厚度外，该杯状结构的导电层113亦可进一步被设 计成具有3个以上不同的厚度，请参照图16a及图17a,该杯状结构的导电 层13为一杯内杯结构，在B-B，切线即具有三种不同的厚度，可使后续所形 成的相变化材料层间隙壁126与其产生三个不同面积的交叉区域，形成更多 的字节。请参照图16b及图17b，该在B-B，切线即具有三种不同的厚度的杯 状结构的导电层113的形成方式可为，先形成厚度为D4的杯状导电层112, 接着在该杯状导电层112内再形成较小的杯状导电层134，值得注意的是， 该杯状导电层134至少一侧壁，至多三侧壁与该杯状导电层112的侧壁接触。 该杯状导电层134具有厚度D5，其中该厚度D4不等于该厚度D5，且该厚 度D4及厚度D5的总和为厚度D6。
综上所述，本发明所述的相变化存储元件，可在单一的存储单元内形成 多个字节，而非传统的二位存储单元。而该多字节相变化存储元件其达成手 段除了可利用形成不同的杯状结构的导电层113侧壁与相变化材料层间隙壁 126的交叉面积外，亦可利用该杯状结构导电层113仍分别与掺杂或未掺杂的相变化材料层间隙壁接触来达成。
再者，本发明的另一实施例，是在图案摆设上将两条上电极同时跨
在一个方形杯状结构的两边，即可再将单一晶胞位数提升两倍。请参照图18a 及其剖面图18b及18c，如图所示，第一上电极128a及第二上电极128b平 行设置于该方形杯状结构150上，且彼此对称，换言之，该第一上电极128a 的右缘129a在相对于该方形杯状结构150，刚好对称于该第二上电极128b 的左缘129b。如此一来，相较于现有单上电极结构，双上电极结构可使位数 增加为两倍，且非常适合导入本发明上述的其它多位结构的设计上。此外， 上述的多位(multi-bit)存储元件的设计可进一步导入立体(三维)相变化存储 的技术，发展出集成度更高的存储元件。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何本领 域内的技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰， 因此本发明的保护范围当视权利要求书所界定者为准。
权利要求
1. 一种相变化存储元件，包括下电极；杯状导电结构，其中该杯状导电结构的底部与该下电极电连接，且该杯状导电结构具有不同的侧壁厚度；相变化材料间隙壁，该相变化材料间隙壁分别与该不同厚度的杯状导电结构侧壁接触；以及上电极，与该相变化材料间隙壁电连接。
2. 如权利要求1所述的相变化存储元件，其中该杯状导电结构的不同厚 度的侧壁彼此相对，互相平行。
3. 如权利要求1所述的相变化存储元件，其中该相变化材料间隙壁的材 质包括二元、三元或四元碌L属化合物或非辟L属化合物的相变化材料。
4. 如权利要求1所述的相变化存储元件，其中该相变化材料间隙壁包括 锑化镓、碲化锗、锗-锑-碲合金、银-铟-锑-碲合金或其组合。
5. 如权利要求1所述的相变化存储元件，其中该杯状导电结构的材质包 括Ru、 Ir、 Rh、 Al、 Co、 W、 Mo、 Ti、 Ta、 Au、上述金属的合金、 上述金属的叠层、上述金属的导电氮化物、上述金属的导电氧化物、或其组 合。
6. 如权利要求1所述的相变化存储元件，其中该杯状导电结构为一杯内 杯结构，使得该杯状导电结构与该相变化材料间隙壁有三处不同面积的4妄 触区域。
7. 如权利要求1所述的相变化存储元件，其中该上电极及下电极的材质 包括Ru、 Ir、 Rh、 Al、 Co、 W、 Mo、 Ti、 Ta、 Au、上述金属的合金、 上述金属的叠层、上述金属的导电氮化物、上述金属的导电氧化物、或其组 合。
8. —种相变化存储元件，包括 下电极；杯状导电结构，其中该杯状导电结构的底部与该下电极电连接； 同时具有掺杂及非掺杂区域的相变化材料间隙壁，其中该相变化材料间 隙壁分别以该掺杂区域及该非掺杂区域与杯状导电结构的不同侧壁接触；以及上电极，与该相变化材料间隙壁电连接。
9. 如权利要求8所述的相变化存储元件，其中该杯状导电结构与该相变 化材料间隙壁的两侧壁互相平行。
10. 如权利要求8所述的相变化存储元件，其中该相变化材料间隙壁的 材质包括二元、三元或四元^L属化合物或非碌l属化合物的相变化材料。
11. 如权利要求8所述的相变化存储元件，其中该相变化材料间隙壁包 含锑化镓、碲化锗、锗-锑-碲合金、银-铟-锑-碲合金或其组合。
12. 如权利要求8所述的相变化存储元件，其中该杯状导电结构的材质 包4舌Ru、 Ir、 Rh、 Al、 Co、 W、 Mo、 Ti、 Ta、 Au、上述金属的合金、 上迷金属的叠层、上述金属的导电氮化物、上述金属的导电氧化物、或其组 合。
13. 如权利要求8所述的相变化存储元件，其中该相变化材料间隙壁的 掺杂区域为氮掺杂。
14. 如权利要求8所述的相变化存储元件，其中该相变化材料间隙壁的 掺杂区域为氧掺杂。
15. 如权利要求8所述的相变化存储元件，其中该相变化材料间隙壁的 掺杂区域为氟掺杂。
16. 如权利要求8所述的相变化存储元件，其中该上电极及下电极的材 质包括Ru、 Ir、 Rh、 Al、 Co、 W、 Mo、 Ti、 Ta、 Au、上述金属的合 金、上述金属的叠层、上述金属的导电氮化物、上述金属的导电氧化物、或 其组合。
17. 如权利要求8所述的相变化存储元件，其中该相变化材料间隙壁上 更形成有绝缘层间隙壁。
18. —种相变化存储元件的制造方法，包括下列步骤 提供基板，其上具有下电极；形成具有第一开口的第一绝缘层于该基板之上，其中该开口露出该下电 极上表面；顺应性形成导电层于该基板上，并填入该第一开口，且形成第二开口； 坦覆性形成第二绝缘层于该基板之上，并填满该第二开口 ； 移除该第二开口内的部分第二绝缘层，使残留的第二绝缘层覆盖该第二开口内导电层的底部及至少一侧壁；对未被第二绝缘层覆盖的导电层进行微削工艺，使得未被第二绝缘层覆盖的导电层及被第二绝缘层覆盖的导电层具有不同的厚度；坦覆性形成第三绝缘层，并进行平坦化处理，使得该导电层经平坦化处理后，形成具有不同侧壁厚度的杯状导电结构；以及形成相变化材料间隙壁，其中该相变化材料间隙壁分别与该杯状导电结构的不同厚度的侧壁接触。
19. 如权利要求18所述的相变化存储元件的制造方法，其中该杯状导电 结构的不同厚度的侧壁彼此相对，互相平行。
20. 如权利要求18所述的相变化存储元件的制造方法，其中该相变化材 :枓间隙壁的材质包4舌二元、三元或四元石克属化合物或非石克属化合物的相变化 材料。
21. 如权利要求18所述的相变化存储元件的制造方法，其中该相变化材 料间隙壁包含锑化镓、碲化锗、锗-锑-碲合金、银-铟-锑-碲合金或其组合。
22. 如权利要求18所述的相变化存储元件的制造方法，其中该杯状导电 结构的材质包括Ru、 Ir、 Rh、 Al、 Co、 W、 Mo、 Ti、 Ta、 Au、上述 金属的合金、上述金属的叠层、上述金属的导电氮化物、上述金属的导电氧 化物、或其组合。
23. 如权利要求18所述的相变化存储元件的制造方法，其中该杯状导电 结构为一杯内杯结构，使得该杯状导电结构与该相变化材料间隙壁有三处不 同面积的4妻触区域。
24. 如权利要求18所述的相变化存储元件的制造方法，其中移除该第二 开口内的部分第二绝缘层，使残留的第二绝缘层覆盖该第二开口内导电层的 底部及至少 一侧壁的方法包含形成图形化光刻胶层于该第二绝缘层之上，其中该图形化光刻胶层与该 第二开口有部分重叠；以及以该图形化光刻胶层作为蚀刻掩模，蚀刻该第二绝缘层，至残留的第二 绝缘层覆盖该第二开口内导电层的底部及至少一侧壁。
25. —种相变化存储元件的制造方法，包括下列步骤 提供基板，其上具有下电极；形成杯状导电结构与该下电极电连接；形成相变化材料间隙壁，该相变化材料间隙壁具有掺杂区域及非掺杂区 域，其中该相变化材料间隙壁分别以该掺杂区域及该非掺杂区域与该杯状导电结构的不同侧壁4妾触；以及形成上电极，与该相变化材料间隙壁电连接。
26. 如权利要求25所述的相变化存储元件的制造方法，其中该杯状导电 结构与该相变化材料间隙壁的两侧壁互相平行。
27. 如权利要求25所述的相变化存储元件的制造方法，其中该相变化材 料间隙壁的材质包括二元、三元或四元石克属化合物或非碌u属化合物的相变化 材料。
28. 如权利要求25所述的相变化存储元件的制造方法，其中该相变化材 料间隙壁包含锑化镓、碲化锗、锗-锑-碲合金、银-铟-锑-蹄合金或其组合。
29. 如权利要求25所述的相变化存储元件的制造方法，其中该杯状导电 结构的材质包括Ru、 Ir、 Rh、 Al、 Co、 W、 Mo、 Ti、 Ta、 Au、上述 金属的合金、上述金属的叠层、上述金属的导电氮化物、上述金属的导电氧 化物、或其组合。
30. 如权利要求25所述的相变化存储元件的制造方法，其中该相变化材 料间隙壁的掺杂区域为氮掺杂。
31. 如权利要求25所述的相变化存储元件的制造方法，其中该相变化材 料间隙壁的掺杂区域为氧掺杂。
32. 如权利要求25所述的相变化存储元件的制造方法，其中该相变化材 料间隙壁的掺杂区域为氟掺杂。
33. 如权利要求25所述的相变化存储元件的制造方法，其中该上电极及 下电才及的材质包4舌Ru、 Ir、 Rh、 Al、 Co、 W、 Mo、 Ti、 Ta、 Au、上 述金属的合金、上述金属的叠层、上述金属的导电氮化物、上述金属的导电 氧化物、或其组合。
全文摘要
本发明提供一种相变化存储元件，包括下电极；杯状导电结构，其中该杯状导电结构的底部与该下电极电连接，且该杯状导电结构具有不同的侧壁厚度；相变化材料间隙壁，该相变化材料间隙壁分别与该不同厚度的杯状导电结构侧壁接触；以及上电极与该相变化材料间隙壁电连接。
文档编号H01L45/00GK101452993SQ20071019895
公开日2009年6月10日 申请日期2007年12月5日 优先权日2007年12月5日
发明者达 陈, 陈志伟, 陈维恕 申请人:财团法人工业技术研究院;力晶半导体股份有限公司;南亚科技股份有限公司;茂德科技股份有限公司;华邦电子股份有限公司