专利名称：制造快闪存储器件的方法
技术领域：
本发明 一般地涉及制造快闪存储器件的方法，更具体地涉及制造具 有增加的存储单元密度的快闪存储器件的方法。
背景技术：
通常，半导体存储器件主要分为易失性存储器或非易失性存储器。
易失性存储器含有随机存取存储器(RAM)，例如动态随机存取存储 器(DRAM)和静态随机存取存储器(SRAM)。易失性存储器具有可以在 存储器通电时输入和保持数据的性能，但是当存储器没有供电的时候， 数据丟失而不能保持。
在DRAM存储器中，晶体管担负开关功能，电容器担负存储数据 的功能。如果不供电，DRAM内的内部数据自动地失去。另外，SRAM 具有触发器型(flip flop type)的晶体管结构。根据晶体管之间驱动度 的差异来存储数据。当存储器不供电的时候SRAM内的内部数据也自 动地失去。
相反，已经开发甚至当存储器不供电时也不丢失存储数据的非易失 性存储器。非易失性存储器的例子包括可编程只读存储器(PROM)、可 擦除可编程序只读存储器(EPROM)、和电可擦除可编程只读存储器 (EEPROM)。
快闪存储器件是先进型的EEPROM器件，其可以高速电擦除，不 用从电路板上移除。快闪存储器件的有利之处在于其具有简单的存储单 元结构，具有每存储器的低的生产成本，并且甚至当存储器未供电时可以保持数据。
通常，通过在半导体衬底上层叠隧道绝缘膜、浮置栅极的导电层、 介电层、控制栅极的导电层、和金属栅极层，来形成快闪存储器件的存 储单元。随后使用硬掩模图案蚀刻所得半导体层叠物，因此同时形成多 个存储单元栅极图案和选择晶体管栅极图案。
随着半导体器件变得更高度集成，半导体元件必须形成在日益受限 的区域内。结果，存储单元栅极的尺寸逐渐减小。然而，问题在于随着 存储单元尺寸减小，^^I硬掩模形成存储单元的形成方法变得日益困难。
在形成线宽60nm或更小的快闪存储器件的存储单元期间出现显著 的困难。在使用波长193nm的ArF曝光来进行光刻方法时，通常发生 存储单元图案的变形。结果，不但使用的制造工艺必须能够生产满足现 在要求的存储单元(形成精确的图案，垂直外形，等)，而且所述制造 工艺也必须避免形成变形的存储单元图案。
发明内容
本发明涉及制造具有增加存储单元密度的快闪存储器件的方法。本 发明可制造具有曝光设备分辨率或更小节距的存储单元图案。
一方面，本发明提供由半导体层叠物制造快闪存储器件的方法。所 述方法包括在半导体衬底上形成第一硬掩模膜，通过蚀刻所述硬掩模的 区域形成多个第一硬掩模图案，在所述多个第一硬掩模图案的顶表面和 侧壁上形成隔离物，在包括隔离物的整个表面上形成第二硬掩模膜，通 过实施蚀刻方法在隔离物之间的空间中形成第二硬掩模图案，使得暴露 隔离物的顶表面，和除去隔离物。
在一个实施方案中，第一硬掩模膜包括第一层和第二层，其中第一 层包含非晶碳，第二层包含氧氮化硅(SiON),其中顺序地层叠第一层 和第二层。
在另一个实施方案中，所述隔离物包含非晶碳。
在另外的一个实施方案中，第二硬掩模膜可以由玻璃上硅(Silicon On Glass,即SOG)形成。在另外的一个实施方案中，可以通过干蚀刻方法实施隔离物的除去。
在另一个方面中，本发明提供由半导体衬底制造快闪存储器件的方 法，其中快闪存储器件具有存储单元区域和选择晶体管区域。首先，通 过在半导体衬底上层叠隧道绝缘层、浮置栅极导电层、介电层、控制栅 极层、金属层和第一硬掩模膜，来制造半导体层叠物。蚀刻半导体层叠 物以形成第一硬掩模图案，其具有暴露的顶表面和侧壁。在第一硬掩模 图案的暴露的顶表面和侧壁上形成隔离物。在隔离物和半导体层叠物的 暴露表面上施加第二硬掩模膜。除去在选择晶体管区域上的第二硬掩模 膜区域。通过蚀刻除去第二硬掩模膜的一部分，在隔离物之间的空间中 形成多个第二硬掩模图案，使得暴露隔离物的顶表面。然后除去隔离物。 最后，顺序蚀刻金属层、控制栅极导电层、介电层、浮置栅极导电层、 和隧道绝缘层。
在一个实施方案中，第一硬掩模膜膜包括第一层和第二层，其中第
一层包含非晶碳，第二层包含SiON，其中顺序地层叠第一层和第二层。
在另一个实施方案中，所述隔离物包含无定形碳。
在另外的一个实施方案中，第二硬掩模膜可以由玻璃上硅形成。
在另一个方面中，本发明提供由半导体衬底制造快闪存储器件的方 法，其中快闪存储器件具有存储单元区域和选择晶体管区域。首先，通 过在半导体衬底上层叠隧道绝缘层、浮置栅极导电层、介电层、控制栅 极层、金属层和第一硬掩模膜，来制造半导体层叠物。蚀刻半导体层叠 物以形成第一硬掩模图案，其具有暴露的顶表面和侧壁。在第一硬掩模
图案的暴露的顶表面和侧壁上形成隔离物。在存储单元区域内的隔离物 和半导体层叠物的暴露表面上施加第二硬掩模膜。通过蚀刻除去第二硬
掩模膜的一部分，在隔离物之间的空间中形成多个第二硬掩模图案，使 得暴露隔离物的顶表面。然后除去隔离物。最后，顺序蚀刻金属层、控 制栅极导电层、介电层、浮置栅极导电层、和隧道绝缘层。
在一个实施方案中，第一硬掩模膜包括第一层和第二层，其中第一 层包含非晶碳，第二层包含SiON，其中顺序地层叠第一层和第二层。在另一个实施方案中，所述隔离物包含无定形碳。 在另外的一个实施方案中，第二硬掩模膜可以由玻璃上硅形成。
图1 ~ 6是说明根据本发明的一个实施方案制造快闪存储器件的方 法的截面图。
具体实施例方式
现在将参考
本发明的优选实施方案。
然而，本发明不局限于公开的实施方案，而是可以以各种的方式实 施。提供实施方案以使得本领域技术人员理解本发明的范围。对本领域 技术人员显而易见的是可以进行各种的取代、改变、和变化而不背离本 发明的范围。因此，本发明的范围应该由所附的权利要求限定。
图1 ~ 6是说明根据本发明的一个实施方案制造快闪存储器件的方 法的截面图。
参考图1，在半导体衬底100上顺序层叠隧道绝缘膜101、浮置栅 极导电层102 (或第一导电层)、介电层103、控制栅极导电层104(或 第二导电层)、和金属栅极层105。如图所示，半导体可包括存储单元区 域和选择晶体管区域。
在包括金属栅极层105的整个表面上顺序地层叠用于第一硬掩模的 第一绝缘层106和用于第一硬掩模的第二绝缘层107。第一绝缘层106 可以由非晶碳膜形成，第二绝缘层107可以由SiON形成。非晶碳膜和 SiON膜是透明膜。在一个实施方案中，不蚀刻这些膜以暴露下方层。 即，可以省略用于对准的标记打开过程(key open process),在第二绝 缘层107上涂敷光刻胶材料，然后实施曝光和显影过程，因此形成光刻 胶图案108。光刻胶图案108之间的距离可以设定为后续形成的单元栅 极之间的距离的两倍。
参考图2，通过使用光刻胶图案实施蚀刻工艺来蚀刻第二绝缘层107 和第一绝缘层106，因此形成第一硬掩模图案107a和106a。参考图3，在第一硬掩模图案107a和106a的侧壁和顶表面上形成 隔离物109。隔离物109可以由非晶碳形成。可以通过沉积和蚀刻循环 的方法来形成非晶碳膜，在该方法中在腔室内进行多次这种循环。使用 上述沉积和蚀刻方法形成非晶碳膜。各个隔离物109包围第一硬掩模图 案106a和107a之一并且与相邻隔离物间隔开。每个隔离物具有基本上 恒定的厚度；即第一硬掩模图案106a、 107a的顶表面上的垂直厚度基 本上与从第一硬掩模图案106a、 107a的侧壁限定的侧面厚度相同。因 此每个隔离物具有从半导体衬底100延伸到隔离物顶部的高度112。
在包括隔离物109的金属栅极层105的整个表面上形成第三绝缘层 110。第三绝缘层110可以形成为填隙(gap fill)隔离物109之间的空 间。第三绝缘层110可以由SOG膜形成。
参考图4,使用釆用蚀刻掩模的蚀刻工艺，除去在用于形成选择晶 体管栅极图案的第一硬掩模图案之间的空间中形成的第三绝缘层110。 可以同时除去形成在随后不形成图案的区域上的第三绝缘层110。
之后，通过实施回蚀刻工艺蚀刻第三绝缘层110，使得暴露隔离物 109的顶表面。可以实施回蚀刻方法使得部分第三绝缘层IIO保留在隔 离物109之间的空间中，这样在隔离物109之间的空间中形成第二硬掩 模图案110a。
参考图5，通过实施蚀刻工艺除去隔离物。因此，顺序地交叉布置 第一硬掩模图案107a和106a与第二硬掩模图案110a。可以使用干蚀刻 工艺除去隔离物109。
参考图6，通过使用第一硬掩模图案107a和106a以及第二硬掩模 图案110a作为蚀刻掩模实施蚀刻工艺，顺序地蚀刻金属栅极层105、控 制栅极的导电层104、介电层103、浮置栅极的导电层102、隧道绝缘膜 101,从而形成多个存储单元栅极图案和选择晶体管栅极图案。
根据本发明，使用第一蚀刻工艺形成第一硬掩模图案106a和107a， 在第一硬掩模图案106a和107a的侧壁上形成隔离物109，在隔离物109 之间形成第二硬掩模图案UOa。因此，可以通过使用具有曝光设备分辨率 或更小的节距的硬掩模图案形成栅极图案。
权利要求
1.一种制造快闪存储器件的方法，所述方法包括在半导体衬底上形成第一硬掩模膜；通过蚀刻所述第一硬掩模膜的区域形成多个第一硬掩模图案，其中每个所述第一硬掩模图案包括顶表面和多个侧壁；形成包围所述第一硬掩模图案的多个隔离物，每个隔离物与相邻的隔离物间隔开；在所述隔离物上和由所述隔离物限定的空间之间形成第二硬掩模膜；蚀刻所述第二硬掩模膜直到基本上暴露所述隔离物的顶表面，使得在所述隔离物限定的空间中形成多个第二硬掩模图案；和除去所述隔离物以得到交替布置的第一硬掩模图案和第二硬掩模图案。
2. 权利要求1的方法，其中所述第 一硬掩模膜包括第 一层和第二层， 其中所述第一层包含非晶碳，所述第二层包含SiON,其中顺序地层叠 所述第一层和所述第二层。
3. 权利^"求1的方法，其中所述隔离物包含非晶碳。
4. 权利要求1的方法，其中所述第二硬掩模膜包含玻璃上硅。
5. 权利要求1的方法，其中使用干蚀刻工艺实施所述隔离物的除去。
6. 权利要求1的方法，其中所述隔离物具有上侧面厚度基本相同的 垂直厚度。
7. —种制造快闪存储器件的方法，所述方法包括通过在半导体衬底上层叠隧道绝缘层、浮置栅极导电层、介电层、 控制栅极导电层、金属层、和第一硬掩模膜形成半导体层叠物，所述半 导体层叠物包括存储单元区域和选择晶体管区域；通过蚀刻所述第一硬掩模膜的区域形成多个第一硬掩模图案，其中 所述第 一硬掩模图案包括顶表面和多个侧壁；在所述第一硬掩模图案上形成多个隔离物；在所述隔离物上和所述半导体层叠物的暴露的表面上形成第二硬掩模膜；除去形成在所述选择晶体管区域上的所述第二硬掩模膜；通过实施蚀刻工艺在所述隔离物之间的空间中形成多个第二硬掩 模图案，使得暴露所述隔离物的顶表面；除去所述隔离物；和通过使用所述第一和第二硬掩模图案实施蚀刻工艺，顺序地蚀刻所 述金属层、所述控制栅极导电层、所述介电层、所述浮栅导电层、和所 述隧道绝缘膜。
8. 权利要求7的方法，其中所述第一硬掩模膜包括第 一层和第二层， 其中所述第一层包含非晶碳，所述第二层包含SiON，其中顺序地层叠 所述第一层和所述第二层。
9. 权利要求7的方法，其中所述隔离物包含非晶碳。
10. 权利要求7的方法，其中所述第二硬掩模膜包含玻璃上硅。
11. 权利要求7的方法，其中使用干蚀刻工艺实施所述隔离物的除去。
12. —种制造快闪存储器件的方法，所述方法包括在半导体衬底上形成隧道绝缘层、浮置栅极导电层、介电层、控 制栅极导电层、金属层、和第一硬掩模膜，所述半导体层叠物包括存储 单元区域和选择晶体管区域；通过蚀刻所述第一硬掩模膜的区域形成多个第一硬掩模图案，其中 每个所述第一硬掩模图案包括顶表面和多个侧壁；形成包围所述第一硬掩模图案的多个隔离物，每个隔离物与相邻的 隔离物间隔开；在所述隔离物上和由所述隔离物限定的空间之间形成第二硬掩模膜；蚀刻所述第二硬掩模膜直到基本上暴露所述隔离物的顶表面，使得 在由所述隔离物限定的空间中形成多个第二硬掩模图案；和除去所述隔离物以得到交替布置的所述第一硬掩模图案和所述第二硬掩模图案，通过使用所述第一和第二硬掩模图案实施蚀刻工艺，顺序地蚀刻所 述金属层、所述控制栅极导电层、所述介电层、所述浮栅导电层、和所 述隧道绝缘膜。
13. 权利要求12的方法，其中所述第一硬掩模膜包括第一层和第二 层，其中所述第一层包含非晶碳，所述第二层包含SiON，其中顺序地 层叠所述第一层和所述第二层。
14. 权利要求12的方法，其中所述隔离物包含非晶碳。
15. 权利要求12的方法，其中所述第二硬掩模膜包含玻璃上硅。
16. 权利要求12的方法，其中使用干蚀刻工艺实施所述隔离物的除去。
全文摘要
本发明涉及制造快闪存储器件的方法。在根据本发明一个方面的方法中，在半导体层叠物上形成第一硬掩模膜。通过蚀刻用于硬掩模的绝缘层形成多个第一硬掩模图案。在所述多个第一硬掩模图案的顶表面和侧壁上形成隔离物。在包括隔离物的整个表面上形成第二硬掩模膜。通过实施蚀刻方法在隔离物之间的空间中形成第二硬掩模图案，以使得暴露隔离物的顶表面。除去隔离物。因此，通过使用具有曝光设备分辨率或更小的节距的硬掩模图案可以形成栅极图案。
文档编号H01L21/8247GK101304007SQ20071030712
公开日2008年11月12日 申请日期2007年12月27日 优先权日2007年5月11日
发明者郑宇荣, 金最东, 金相民 申请人:海力士半导体有限公司